KR100748559B1 - 플래시 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

플래시 메모리 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역 상에 트렌치 마스크 패턴을 형성하고, 트렌치 마스크 패턴을 식각 마스크로 사용하여 반도체기판을 식각함으로써 활성영역들을 한정하는 트렌치들을 형성한 후, 트렌치 내에 하부 및 상부 소자분리막 패턴들을 차례로 형성하는 단계를 포함한다. 이어서, 상부 소자분리막 패턴이 형성된 결과물 상에, 게이트 층간절연막 및 제어 게이트막을 차례로 형성한 후, 이들을 패터닝하여 활성영역들을 가로지르는 게이트 라인들을 형성한다.

Description

플래시 메모리 장치 및 그 제조 방법{FLASH Memory Device And Method Of Forming The Same}
도 1 내지 도 3은 종래 기술에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명은 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
통상적인 반도체 장치의 제조 방법은 반도체기판의 소정영역에 활성영역들을 한정하는 소자분리막들을 형성한 후, 상기 활성영역을 가로지르는 게이트 전극을 형성하는 단계를 포함한다. 상기 소자분리막을 형성하는 단계는 트렌치 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하는 샐로우 트렌치 분리(STI, shallow trench isolation) 기술이 일반적으로 사용된 다. 또한, 상기 게이트 전극을 형성하는 단계는 상기 활성영역 상에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 상기 활성영역을 가로지르도록 상기 게이트 도전막을 패터닝하는 단계를 포함한다.
한편, 플래시 메모리 장치와 같은 비휘발성 메모리 장치는 상기 게이트 전극 아래에 배치되는 부유 게이트 전극을 더 구비한다. 상기 부유 게이트 전극을 형성하는 단계는 일반적으로 (상기 활성영역에 평행한 방향 및 수직한 방향으로 각각 배치되는) 두 개의 서로 다른 마스크 패턴들을 사용하는 두 번의 패터닝 공정들을 포함한다. 이러한 부유 게이트 전극의 형성 공정에서, 상기 활성영역에 수직한 방향의 패터닝 공정은 상기 게이트 전극을 형성하기 위한 패터닝 공정을 이용할 수 있다. 하지만, 상기 활성영역에 평행한 방향의 패터닝 공정은 고비용의 사진 공정이 추가적으로 필요할 뿐만 아니라, 중첩(overlay) 특성과 같은 사진 공정의 파라미터들을 엄밀하게 조절해야 한다.
반도체 장치가 고집적화됨에 따라, 상기 사진 공정의 파라미터들을 조절하는 것이 더욱 어려워지고 있다. 이에 따라, 부유 게이트 도전막을 자기 정렬 방식으로 패터닝하는 방법이 상기 사진 공정을 이용한 패터닝 방법의 대안으로 제안되고 있다.
도 1 내지 도 3은 종래 기술에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 반도체기판(10) 상에 트렌치 마스크 패턴(20)을 형성한 후, 이를 식각 마스크로 사용하여 활성영역들을 정의하는 트렌치들(15)을 형성한다. 이때, 상기 트렌치 마스크 패턴(20)은 차례로 적층된 하부 마스크 패턴(21) 및 상부 마스크 패턴(22)을 포함할 수 있으며, 상기 하부 마스크 패턴(21) 및 상부 마스크 패턴(22)은 각각 플래시 메모리의 메모리 트랜지스터를 위한 게이트 절연막 및 부유 게이트 전극으로 사용된다.
이어서, 상기 트렌치들(15)을 채우는 소자분리막 패턴(30)을 형성한다. 상기 소자분리막 패턴(30)을 형성하는 단계는 상기 트렌치들(15)을 채우는 소자분리막을 형성한 후, 상기 소자분리막을 식각하여 상기 상부 마스크 패턴(22)의 상부 측벽을 노출시키는 단계를 포함한다. 한편, 종래 기술에 따르면, 상기 소자분리막은 화학 기상 증착 기술을 사용하여 형성되는 실리콘 산화막일 수 있다. 하지만, 알려진 것처럼, 큰 종횡비를 갖는 갭 영역(예를 들면, 상기 트렌치(15))이 화학 기상 증착 기술을 이용하여 형성되는 막으로 채워지는 경우, 상기 화학기상증착막(CVD layer)의 단차도포특성(step coverage)과 관련하여 발생하는 불연속적 경계면 또는 공극(void)이 발생할 수 있다. (Stanley Wolf가 저술한 "Silicon Processing for the VLSI Era: Volume 1-Process Technology"(1990년판, Lattice Press)의 185쪽 및 "Silicon Processing for the VLSI Era: Volume 2-Process Integration"(1990년판, Lattice Press)의 202쪽 참조.) 이때, 상기 소자분리막 패턴(30)은 불연속적 경계면 또는 공극을 갖는 소자분리막이 식각된 결과물이기 때문에, 상기 소자분리막 패턴(30)의 상부면 중앙에는 도 1에 도시한 것처럼 심(seam)(35)이 형성될 수 있다.
도 2 및 도 3을 참조하면, 상기 소자분리막 패턴(30)이 형성된 결과물 상에 게이트 층간절연막(40) 및 제어 게이트막(50)을 차례로 형성한다. 이어서, 상기 게이트 층간절연막(40), 상기 제어 게이트막(50) 및 상기 상부 마스크 패턴(22)을 패터닝하여, 상기 활성영역들을 가로지르는 게이트 라인들을 형성한다. 이때, 상기 게이트 라인은 (차례로 적층되어) 상기 활성영역들을 가로지르는 게이트 층간절연막 패턴(45) 및 제어 게이트 전극(55), 그리고 상기 게이트 층간절연막 패턴(45)과 상기 활성영역 사이에 개재되는 부유 게이트 전극(25)을 포함한다.
한편, 상기 게이트 층간절연막(40) 및 제어 게이트막(50)은 상기 심(35)을 채우도록 형성될 수 있다. 하지만, 상기 심(35) 내에 형성되는 제어 게이트막(50)은 상기 게이트 라인 형성을 위한 패터닝 공정에서 식각되지 않고 잔존할 수 있으며, 상기 심(35) 내에 잔존하는 제어 게이트막(50)의 잔존물은, 도 3에 도시한 것처럼, 인접한 게이트 라인들 사이의 브릿지(bridge) 및 이에 따른 제품 불량을 유발하는 전기적 연결 경로(99)가 될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 인접한 게이트 라인들 사이의 브릿지를 예방할 수 있는 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 인접한 게이트 라인들 사이의 브릿지를 예방할 수 있는 플래시 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 심(seam)을 갖지 않는 상부 소자분리막 패턴을 형성하는 단계를 포함하는 플래시 메모리 장치의 제조 방법 을 제공한다. 이 방법은 반도체기판의 소정영역 상에, 차례로 적층된 게이트 절연막 패턴 및 부유 게이트 패턴을 포함하는, 트렌치 마스크 패턴을 형성하고, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써 활성영역들을 한정하는 트렌치들을 형성한 후, 상기 트렌치 내에 하부 소자분리막 패턴 및 상부 소자분리막 패턴을 차례로 형성하는 단계를 포함한다. 이어서, 상기 상부 소자분리막 패턴이 형성된 결과물 상에, 게이트 층간절연막 및 제어 게이트막을 차례로 형성한 후, 상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 패터닝하여, 상기 활성영역들을 가로지르는 게이트 라인들을 형성한다.
상기 하부 소자분리막 패턴을 형성하는 단계는 상기 트렌치를 채우는 하부 소자분리막을 형성한 후, 상기 트렌치의 상부 측벽이 노출될 때까지 상기 하부 소자분리막을 식각하는 단계를 포함한다. 이때, 상기 하부 소자분리막은 화학기상증착 공정을 사용하여 형성된 실리콘 산화막일 수 있다. 또한, 상기 하부 소자분리막을 형성하는 단계는 적어도 한번의 증착 단계 및 적어도 한번의 식각 단계를 교대로 실시하는 공정을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 소자분리막 패턴을 형성하기 전에, 상기 하부 소자분리막이 형성된 결과물을 500 내지 900℃의 온도에서 열처리하는 단계를 더 포함할 수 있다. 상기 열처리 단계는 질소, 아르곤, 산소 및 수증기 중의 적어도 하나를 포함하는 가스 분위기 및 10 내지 760 Torr의 압력에서 실시될 수 있다.
상기 상부 소자분리막 패턴을 형성하는 단계는 상기 하부 소자분리막 패턴이 형성된 결과물 상에, 상부 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴의 상부 측벽이 노출될 때까지 상기 상부 소자분리막을 식각하는 단계를 포함한다. 이때, 상기 상부 소자분리막은 고밀도 플라즈마 실리콘 산화막일 수 있다. 상기 고밀도 플라즈마 실리콘 산화막은 실리콘 산화막의 증착과 실리콘 산화막의 식각이 동시에 일어나는 고밀도 플라즈마 박막 형성 공정을 통해 형성된다. 헬륨 가스 및 수소 가스 중의 적어도 하나가 상기 고밀도 플라즈마 박막 형성 공정에서 공정 가스로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 소자분리막 패턴을 형성하기 전에, 열산화 공정을 실시하여 상기 트렌치의 내벽에 열산화막(thermal oxide layer)을 더 형성할 수 있다. 이에 더하여, 상기 하부 소자분리막 패턴을 형성하기 전에, 상기 열산화막이 형성된 결과물 상에 질화막 라이너를 더 형성할 수 있다.
본 발명에 따르면, 상기 게이트 라인은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함한다. 이때, 상기 게이트 층간절연막 패턴 및 제어 게이트 전극은 차례로 적층되어 상기 활성영역들을 가로지르고, 상기 부유 게이트 전극은 상기 활성영역과 상기 게이트 층간절연막 패턴 사이에 개재된다. 또한, 상기 게이트 층간절연막 패턴은 상기 트렌치의 상부에서 상기 상부 소자분리막 패턴과 직접 접촉한다.
본 발명의 일 실시예에 따르면, 상기 부유 게이트 전극은 다결정 실리콘으로 형성하고, 상기 게이트 층간절연막 패턴은 실리콘 산화막, 실리콘 질화막, 실리 콘 산화질화막 및 고유전막 중의 적어도 하나를 포함하도록 형성되고, 상기 제어 게이트 전극은 다결정 실리콘, 금속 실리사이드들 및 금속막들 중의 적어도 하나를 포함하도록 형성된다.
본 발명에 따르면, 상기 부유 게이트 패턴은 상기 트렌치 형성을 위한 식각 단계에서 식각 마스크로 사용된 후, 상기 게이트 라인 형성 단계에서 패터닝되어 상기 부유 게이트 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 게이트 층간절연막을 형성하기 전에, 상기 트렌치 마스크 패턴의 양 측벽에 부유 게이트 스페이서들을 더 형성할 수 있다. 이 경우, 상기 게이트 층간절연막을 형성하기 전에, 상기 부유 게이트 스페이서들을 식각 마스크로 사용하여 상기 상부 소자분리막 패턴을 식각하여 리세스 영역을 형성할 수 있다. 상기 리세스 영역의 바닥면은 상기 부유 게이트 스페이서의 바닥면보다 낮고 상기 하부 소자분리막 패턴의 상부면보다 높을 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 층간절연막 패턴이 심을 갖지 않는 상부 소자분리막 패턴 상에 배치되는 플래시 메모리 장치를 제공한다. 이 장치는 활성영역들을 정의하는 트렌치들이 형성된 반도체기판, 상기 트렌치 내에 배치된 하부 및 상부 소자분리막 패턴들, 상기 반도체기판 상에 배치되어 상기 활성영역들을 가로지르는 게이트 층간절연막 패턴 및 제어 게이트 전극, 상기 제어 게이트 전극과 상기 활성영역 사이에 개재된 부유 게이트 전극 및 상기 부유 게이트 전극과 상기 활성영역 사이에 개재된 게이트 절연막 패턴을 포함한다. 이때, 상기 게이트 층간절연막 패턴은 상기 활성영역들 사이에서 상기 상부 소자분 리막 패턴과 직접 접촉한다.
본 발명의 일 실시예에 따르면, 상기 하부 소자분리막 패턴은 화학기상증착 공정을 사용하여 형성된 화학기상증착 실리콘 산화막이고, 상기 상부 소자분리막 패턴은 고밀도 플라즈마 공정을 사용하여 형성된 고밀도 플라즈마 실리콘 산화막일 수 있다. 또한, 상기 하부 소자분리막 패턴은 그 상부면 중앙으로부터 상기 트렌치의 바닥면을 향해 연장된 불연속적 경계면을 갖고, 상기 상부 소자분리막 패턴은 상기 하부 소자분리막 패턴의 불연속적 경계면을 덮는다.
본 발명의 일 실시예에 따르면, 상기 게이트 층간절연막 패턴의 아래에는, 상기 부유 게이트 전극의 양 측벽에 배치되는 부유 게이트 스페이서들이 더 배치될 수 있다. 이때, 상기 부유 게이트 스페이서들은 상기 상부 소자분리막 패턴의 상부면을 노출시키도록 형성된다. 이에 더하여, 상기 상부 소자분리막 패턴은 상기 부유 게이트 스페이서들 사이에 형성되는 리세스 영역을 포함할 수 있다. 이 경우, 상기 리세스 영역의 바닥면은 상기 부유 게이트 스페이서의 바닥면보다 낮고 상기 하부 소자분리막 패턴의 상부면보다 높다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 반도체기판(100) 상에 트렌치 마스크 패턴(110)을 형성한 후, 상기 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각함으로써 활성영역들을 한정하는 트렌치들(105)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 트렌치 마스크 패턴(110)은 차례로 적층된 제 1 트렌치 마스크막(111) 및 제 2 트렌치 마스크막(112)을 포함한다. 이때, 상기 제 1 트렌치 마스크막(111)은 열산화 공정을 통해 형성된 실리콘 산화막이고, 상기 제 2 트렌치 마스크막(112)은 다결정 실리콘막일 수 있다. 이 경우, 상기 제 1 및 제 2 트렌치 마스크막들(111, 112)은, 상기 트렌치들(105)을 형성한 후에도 잔존함으로써, 각각 플래시 메모리 장치의 셀 트랜지스터들을 위한 게이트 절연막 및 부유 게이트 전극막으로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트렌치 마스크 패턴(110)은 상기 제 2 트렌치 마스크막(112) 상에 배치되는 제 3 트렌치 마스크막(113)을 더 포함할 수 있다. 상기 제 3 트렌치 마스크막(113)은 실리콘 질화막으로 형성될 수 있다. 본 발명의 또다른 실시예에 따르면, 상기 트렌치 마스크 패턴(110)은 (각각 실리콘 산화막 및 실리콘 질화막으로 이루어진) 상기 제 1 및 제 3 트렌치 마스크막들(111, 113)으로 형성될 수도 있다. 이 경우, 상기 트렌치 마스크 패턴(110)은 상기 트렌치 형성을 위한 식각 공정 이후 제거될 수도 있다.
상기 트렌치들(105)을 형성하는 단계는 상기 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 반도체기판(100)을 이방성 식각하는 단계를 포함한다. 결과적으로, 상기 활성영역들은 상기 트렌치 마스크 패턴(110) 아래의 반도체기판(100)에 해당하고, 상기 트렌치들(105)은 상기 트렌치 마스크 패턴들(110) 사이에 형성된다.
도 5를 참조하면, 상기 트렌치(105)가 형성된 결과물에 대해 열산화 공정(thermal oxidation process)을 실시하여, 상기 트렌치(105)의 내벽에 열산화막(120)을 형성한다. 상기 열산화 공정은, 상기 트렌치(105) 형성을 위한 이방성 식각 공정에서 발생할 수 있는, 상기 트렌치(105) 내벽의 식각 손상을 치유하는데 기여한다.
본 발명의 일 실시예에 따르면, 상기 열산화막(120)이 형성된 결과물 상에 실리콘 질화막(130)을 콘포말하게 형성한다. 알려진 것처럼, 상기 실리콘 질화막(130)은 밀도가 큰 물질이기 때문에, (트랜지스터의 채널 영역 등으로 이용되는) 상기 활성영역으로 불순물들이 침투하는 것을 차단한다. 이때, 상기 열산화막(120)은 상기 실리콘 질화막(130)과 상기 반도체기판(100)이 직접 접촉하는 것을 차단함으로써, 열팽창 계수의 차이에 따른 스트레스를 완화시킨다.
도 6 및 도 7을 참조하면, 상기 실리콘 질화막(130)이 형성된 결과물 상에 상기 트렌치(105)를 채우는 하부 소자분리막을 형성한다. 상기 하부 소자분리막은 화학 기상 증착(chemical vapor deposition; CVD)을 이용하여 형성되는 화학기상증착 실리콘 산화막(CVD silicon oxide layer)일 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 소자분리막은 하나의 증착 단계를 통해 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 하부 소자분리막은, 교대로 반복적으로 실시되는, 적어도 한번의 증착 단계 및 적어도 한번의 식각 단계를 포함할 수 있다.
한편, 알려진 것처럼, 큰 종횡비를 갖는 갭 영역(예를 들면, 상기 트렌치(105))이 화학 기상 증착 기술을 이용하여 형성되는 막으로 채워지는 경우, 상기 CVD 막의 단차도포특성(step coverage property)에 의해, 도 6에 도시한 것처럼, 불연속적인 경계면(145)이 형성될 수 있다. 이에 더하여, 상기 단차도포특성이 불량할 경우, 오버행(over-hang)에 의한 보이드(void)(도시하지 않음)가 상기 갭 영역 내에 형성될 수도 있다.
상기 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여 상기 하부 소자분리막을 식각함으로써, 상기 트렌치 마스크 패턴들(110)의 측벽을 노출시키는 하부 소자분리막 패턴들(140)을 형성한다. 상기 하부 소자분리막 패턴들(140)을 형성하는 단계는 상기 트렌치 마스크 패턴(110)의 상부면이 노출될 때까지 상기 하부 소자분리막을 평탄화 식각하는 단계(도 6 참조)를 포함한다. 이에 따라, 상기 실리콘 질화막(130)은 식각되어, 상기 트렌치 마스크 패턴(110)과 상기 하부 소자분리막 패턴(140) 사이에 개재되는 질화막 라이너(135)가 된다. 화학적-기계적 연마(CMP) 기술이 상기 평탄화 식각 공정을 위해 사용될 수도 있다.
이에 더하여, 상기 하부 소자분리막은 더 식각되어, 상기 활성영역의 상부면보다 낮은 상부면을 갖는, 상기 하부 소자분리막 패턴(140)이 된다. 이때, 상기 하부 소자분리막 패턴(140)은, 도 7에 도시된 것처럼, 그 상부면의 중앙으로부터 상기 트렌치(105)의 바닥면을 향해 연장된, 상기 불연속적 경계면(145)을 여전히 갖는다.
한편, 상술한 것처럼, 상기 제 3 트렌치 마스크막(113)과 상기 질화막 라이너(135)는 실리콘 질화막일 수 있다. 이 경우, 이들(113, 135)은 실리콘 산화막으로 형성되는 상기 하부 소자분리막 패턴(140)에 대해 식각 선택성을 갖는다. 그 결과, 상기 질화막 라이너(135)는, 상기 하부 소자분리막 패턴들(140)을 형성하기 위한 식각 공정에서, 상기 트렌치 마스크 패턴(110)과 함께 상기 활성영역의 식각 손상을 예방하는 식각 마스크로 사용될 수 있다.
본 발명에 따르면, 상기 하부 소자분리막 패턴(140)이 형성된 결과물에 대해 열처리 단계를 더 실시할 수도 있다. 상기 열처리 단계는 질소(N2), 아르곤(Ar), 산소(O2) 및 수증기(H2O) 중의 적어도 하나를 포함하는 가스 분위기(gas ambient)에서 500 내지 900℃의 온도 및 10 내지 760 Torr의 압력으로 실시될 수 있다. 상기 하부 소자분리막 패턴(140)은 상기 열처리 단계에 의해 치밀화(densification)될 수 있다.
도 8을 참조하면, 상기 하부 소자분리막 패턴(140)이 형성된 결과물 상에, 상부 소자분리막을 형성(150)한다. 본 발명에 따르면, 상기 상부 소자분리막(150)은 고밀도 플라즈마(high density plasma; HDP) 박막 형성 공정을 사용하여 형성되는 고밀도 플라즈마 산화막(HDP oxide layer)일 수 있다. 이어서, 화학적-기계적 연마 기술을 사용하여 상기 상부 소자분리막(150)을 식각함으로써, 상기 트렌치 마스크 패턴(110)의 상부면을 노출시킨다. 그 결과, 상기 상부 소자분리막(150)은 상기 트렌치(105)(보다 구체적으로는, 상기 하부 소자분리막 패턴(140)) 상부에 배치되어, 상기 트렌치 마스크 패턴들(110) 사이의 갭 영역을 채운다.
본 발명의 고밀도 플라즈마 박막 형성 공정(process of forming HDP layer)에 따르면, 박막의 증착과 박막의 식각이 동시에 일어나되, 박막의 증착 속도가 박막의 식각 속도보다 빠르다. 상기 박막의 증착과 식각이 동시에 일어난다는 점에서, 상기 고밀도 플라즈마 박막 형성 공정은 (상기 하부 소자분리막의 형성을 위해 사용된) 증착 및 식각 단계를 교대로 실시하는 방법과 구별된다. 또한, 상기 고밀도 플라즈마 박막 형성 공정의 증착과 식각 단계들은 동일한 공정 챔버 내에서 수행된다는 점에서, 서로 다른 공정 챔버에서 증착 단계와 식각 단계가 실시되는, 상기 하부 소자분리막의 형성 방법과는 구별된다. 상기 고밀도 플라즈마 산화막의 이러한 증착 방법 때문에, 상기 상부 소자분리막(150)은 상기 하부 소자분리막 패턴(140)과 달리, 심(seam)을 유발하는 불연속적 경계면을 갖지 않는다.
보다 구체적으로, 본 발명의 고밀도 플라즈마 박막 형성 공정에서는, 상기 상부 소자분리막(150)의 증착을 위한 증착 가스들과 상기 상부 소자분리막(150)의 식각을 위한 스퍼터링 가스가 동일한 공정 챔버 내로 유입된다. 본 발명의 일 실시예에 따르면, 상기 증착 가스는 시레인(silane; SiH4) 가스, 다이시레인(disilane, Si2H6) 가스 및 산소 가스 중의 적어도 한가지를 포함할 수 있다. 상기 스퍼터링 가스는 수소 가스, 헬륨 가스 및 아르곤 가스 중에서 선택된 적어도 한가지를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 상부 소자분리막(150)은 상기 고밀도 플라즈마 박막 형성 공정을 여러 번 반복하여 실시하는 방법을 통해 형성될 수 있다. 이때, 상기 상부 소자분리막(150)을 식각하는 공정들이 각 고밀도 플라즈마 박막 형성 공정을 실시한 후, 실시될 수도 있다.
도 9를 참조하면, 상기 트렌치 마스크 패턴(110)(구체적으로는, 상기 제 3 트렌치 마스크막(113)) 및 상기 질화막 라이너(135)를 식각 마스크로 사용하여 상기 상부 소자분리막(150)을 식각함으로써, 상기 하부 소자분리막 패턴(140) 상에 배치되는 상부 소자분리막 패턴(155)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 상부 소자분리막 패턴(155)의 상부면은 상기 제 2 트렌치 마스크막(112)의 상부면보다 낮고 상기 제 1 트렌치 마스크막(111)의 상부면보다는 높을 수 있다. 본 발명의 다른 실시예에 따르면, 상기 상부 소자분리막 패턴(155)의 상부면은, 도 9에 도시한 것처럼, 상기 활성영역의 상부면보다 낮을 수도 있다.
이어서, 상기 상부 소자분리막 패턴(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 제 3 트렌치 마스크막(113)을 제거한다. 이 식각 단계는 습식 식각의 방법으로 실시되는 것이 바람직하다. 이 경우, 상기 상부 소자분리막 패턴(155)의 상부에 노출된, 상기 질화막 라이너(135)의 측벽이 상기 제 3 트렌치 마스크막(113)과 함께 제거될 수 있다.
도 10을 참조하면, 상기 상부 소자분리막 패턴(155)이 형성된 결과물 상에 게이트 층간절연막(160) 및 제어 게이트막(170)을 차례로 형성한다. 결과적으로, 상기 게이트 층간절연막(160)은 상기 트렌치(105)의 상부에서 상기 상부 소자분리막 패턴(155)과 직접 접촉한다.
본 발명에 따르면, 상기 게이트 층간절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중의 적어도 하나를 포함하고, 상기 제어 게이트막(170)은 다결정 실리콘, 금속 실리사이드들 및 금속막들 중의 적어도 하나를 포함한다. 예를 들면, 상기 게이트 층간절연막(160)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성될 수 있다. 또한, 상기 제어 게이 트막(170)은 차례로 적층된 하부 제어 게이트막(171) 및 상부 제어 게이트막(172)으로 구성될 수 있으며, 상기 하부 제어 게이트막(171)은 다결정 실리콘막일 수 있고, 상기 상부 제어 게이트막(172)은 텅스텐 실리사이드일 수 있다.
도 11을 참조하면, 상기 제어 게이트막(170), 상기 게이트 층간절연막(160) 및 상기 제 2 트렌치 마스크막(112)을 패터닝하여, 상기 활성영역들을 가로지르는 게이트 라인들을 형성한다. 즉, 상기 게이트 라인은 차례로 적층된 부유 게이트 전극(117), 게이트 층간절연막 패턴(165) 및 제어 게이트 전극(175)을 포함한다. 상기 게이트 라인 형성 공정은 상기 게이트 층간절연막(165)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제어 게이트막(170)을 이방성 식각하는 단계, 상기 게이트 층간절연막(160)을 식각하여 상기 제 2 트렌치 마스크막(112)을 노출시키는 단계 및 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 2 트렌치 마스크막(112)을 이방성 식각하는 단계를 포함할 수 있다.
이때, 상기 부유 게이트 전극(117)은 상기 트렌치 형성을 위한 식각 마스크로 사용된 상기 제 2 트렌치 마스크막(112)이 패터닝된 결과물로서, 상기 활성영역의 상에 자기정렬된다. 상기 게이트 층간절연막 패턴(165)은 상기 부유 게이트 전극(117)의 상부면 및 측벽을 덮으면서 상기 활성영역들 및 상기 상부 소자분리막 패턴들(155)의 상부를 가로지른다. 이때, 상기 게이트 층간절연막 패턴(165)은 상기 하부 소자분리막 패턴(140)이 아니라 상기 상부 소자분리막 패턴(155)과 접촉하기 때문에, 상기 하부 소자분리막 패턴(140)의 불연속적 경계면(145)에 의해 초래될 수 있는 기술적 문제들은 예방될 수 있다. 상기 제어 게이트 전극(175)은, 상기 하부 및 상부 제어 게이트막들(171, 172)이 패터닝됨으로써 형성되는, 하부 제어 게이트 전극(176)과 상부 제어 게이트 전극(177)으로 구성된다.
도 12는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9 및 도 12를 참조하면, 상기 게이트 층간절연막(160)을 형성하기 전에, 상기 트렌치 마스크 패턴(110')의 양 측벽에 배치되는 부유 게이트 스페이서들(119)을 형성한다. 상기 부유 게이트 스페이서들(119)은 상기 상부 소자분리막 패턴(155)이 형성된 결과물 상에 형성된다. 이어서, 상기 부유 게이트 스페이서들(119) 및 상기 트렌치 마스크 패턴(110')을 식각 마스크로 사용하여 상기 상부 소자분리막 패턴(155)의 노출된 상부면을 식각함으로써, 상기 활성영역의 상부면보다 낮은 바닥면을 갖는 리세스 영역(200)을 형성한다.
상기 리세스 영역(200)을 형성한 이후의 후속 공정들은, 앞서 도 10 및 도 11을 참조하여 설명한 실시예와 동일하다. 이때, 상기 리세스 영역(200)의 형성은 상기 제어 게이트 전극(175)을 상기 트렌치(105)의 바닥면을 향해 연장시키는 결과를 초래한다. 이처럼 연장된 제어 게이트 전극은, 차폐막(shielding layer)으로 사용되어, 인접하는 메모리 셀들 사이의 전기적 간섭을 줄이는데 기여한다.
본 발명에 따르면, CVD 기술로 형성된 하부 소자분리막 패턴 상에 HDP 기술로 형성된 상부 소자분리막 패턴이 형성된다. 이에 따라, 상기 하부 소자분리막 패턴의 상부면 중앙에 형성될 수 있는 심(seam)은 상기 상부 소자분리막 패턴에 의 해 가려지며, 그 결과 (상기 게이트 층간절연막 및 제어 게이트막이 상기 심을 채움으로써 발생할 수 있는) 인접하는 두 게이트 라인들 사이의 브릿지는 예방될 수 있다.
특히, 부유 게이트 전극을 자기 정렬 방식으로 형성하는 경우, 트렌치 마스크 패턴들 및 트렌치에 의해 만들어지는 갭 영역의 종횡비가 증가하며, 이러한 갭 영역의 종횡비의 증가는 심 및 이에 따른 게이트 브릿지의 문제들을 더욱 심화시킬 수 있다. 하지만, 이러한 기술적 문제들은 HDP 막으로 심을 덮는 본 발명의 방법을 통해 효과적으로 예방될 수 있다.

Claims (19)

  1. 반도체기판의 소정영역 상에, 차례로 적층된 게이트 절연막 패턴 및 부유 게이트 패턴을 포함하는, 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 활성영역들을 한정하는 트렌치들을 형성하는 단계;
    상기 트렌치 내에 하부 소자분리막 패턴 및 상부 소자분리막 패턴을 차례로 형성하는 단계;
    상기 상부 소자분리막 패턴이 형성된 결과물 상에, 게이트 층간절연막 및 제어 게이트막을 차례로 형성하는 단계; 및
    상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 패터닝하여, 상기 활성영역들을 가로지르는 게이트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하는 단계는
    상기 트렌치를 채우는 하부 소자분리막을 형성하는 단계; 및
    상기 트렌치의 상부 측벽이 노출될 때까지, 상기 하부 소자분리막을 식각하는 단계를 포함하되,
    상기 하부 소자분리막은 화학기상증착 공정을 사용하여 형성된 실리콘 산화 막인 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부 소자분리막을 형성하는 단계는 적어도 한번의 증착 단계 및 적어도 한번의 식각 단계를 교대로 실시하는 공정을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 상부 소자분리막 패턴을 형성하기 전에, 상기 하부 소자분리막이 형성된 결과물을 500 내지 900℃의 온도에서 열처리하는 단계를 더 포함하되,
    상기 열처리 단계는 질소, 아르곤, 산소 및 수증기 중의 적어도 하나를 포함하는 가스 분위기 및 10 내지 760 Torr의 압력에서 실시되는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 소자분리막 패턴을 형성하는 단계는
    상기 하부 소자분리막 패턴이 형성된 결과물 상에, 상부 소자분리막을 형성하는 단계; 및
    상기 트렌치 마스크 패턴의 상부 측벽이 노출될 때까지, 상기 상부 소자분리막을 식각하는 단계를 포함하되,
    상기 상부 소자분리막은 고밀도 플라즈마 실리콘 산화막인 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 고밀도 플라즈마 실리콘 산화막은 실리콘 산화막의 증착과 실리콘 산화막의 식각이 동시에 일어나는 고밀도 플라즈마 박막 형성 공정을 통해 형성되되,
    상기 고밀도 플라즈마 박막 형성 공정은 헬륨 가스 및 수소 가스 중의 적어도 하나를 공정 가스로 사용하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하기 전에, 열산화 공정을 실시하여 상기 트렌치의 내벽에 열산화막(thermal oxide layer)을 형성하는 단계를 더 포함하는 플래시 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하기 전에, 상기 열산화막이 형성된 결과물 상에 질화막 라이너를 형성하는 단계를 더 포함하는 플래시 메모리 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 게이트 라인은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 포함하되,
    상기 게이트 층간절연막 패턴 및 제어 게이트 전극은 차례로 적층되어 상기 활성영역들을 가로지르고, 상기 부유 게이트 전극은 상기 활성영역과 상기 게이트 층간절연막 패턴 사이에 개재되는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 층간절연막 패턴은 상기 트렌치 상부에서 상기 상부 소자분리막 패턴과 직접 접촉하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 부유 게이트 전극은 다결정 실리콘으로 형성하고,
    상기 게이트 층간절연막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중의 적어도 하나를 포함하도록 형성되고,
    상기 제어 게이트 전극은 다결정 실리콘, 금속 실리사이드들 및 금속막들 중의 적어도 하나를 포함하도록 형성되는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 부유 게이트 패턴은 상기 트렌치 형성을 위한 식각 단계에서 식각 마스크로 사용된 후, 상기 게이트 라인 형성 단계에서 패터닝되어 상기 부유 게이트 전극을 형성하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 게이트 층간절연막을 형성하기 전에, 상기 트렌치 마스크 패턴의 양 측벽에 부유 게이트 스페이서들을 형성하는 단계를 더 포함하는 플래시 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 층간절연막을 형성하기 전에, 상기 부유 게이트 스페이서들을 식각 마스크로 사용하여 상기 상부 소자분리막 패턴을 식각하여 리세스 영역을 형성하되,
    상기 리세스 영역의 바닥면은 상기 부유 게이트 스페이서의 바닥면보다 낮고 상기 하부 소자분리막 패턴의 상부면보다 높은 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  15. 활성영역들을 정의하는 트렌치들이 형성된 반도체기판;
    상기 트렌치 내에 배치된 하부 및 상부 소자분리막 패턴들;
    상기 반도체기판 상에 배치되어, 상기 활성영역들을 가로지르는 게이트 층간절연막 패턴 및 제어 게이트 전극;
    상기 제어 게이트 전극과 상기 활성영역 사이에 개재된 부유 게이트 전극; 및
    상기 부유 게이트 전극과 상기 활성영역 사이에 개재된 게이트 절연막 패턴을 포함하되,
    상기 게이트 층간절연막 패턴은 상기 활성영역들 사이에서 상기 상부 소자분리막 패턴과 직접 접촉하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 하부 소자분리막 패턴은 화학기상증착 공정을 사용하여 형성된 화학기상증착 실리콘 산화막이고,
    상기 상부 소자분리막 패턴은 고밀도 플라즈마 공정을 사용하여 형성된 고밀도 플라즈마 실리콘 산화막인 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 15 항에 있어서,
    상기 하부 소자분리막 패턴은 그 상부면 중앙으로부터 상기 트렌치의 바닥면을 향해 연장된 불연속적 경계면을 갖고,
    상기 상부 소자분리막 패턴은 상기 하부 소자분리막 패턴의 불연속적 경계면을 덮는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 15 항에 있어서,
    상기 게이트 층간절연막 패턴의 아래에는, 상기 부유 게이트 전극의 양 측벽에 배치되는 부유 게이트 스페이서들이 더 배치되되,
    상기 부유 게이트 스페이서들은 상기 상부 소자분리막 패턴의 상부면을 노출시키는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 상부 소자분리막 패턴은 상기 부유 게이트 스페이서들 사이에 형성되는 리세스 영역을 구비하되,
    상기 리세스 영역의 바닥면은 상기 부유 게이트 스페이서의 바닥면보다 낮고 상기 하부 소자분리막 패턴의 상부면보다 높은 것을 특징으로 하는 플래시 메모리 장치.
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