KR100780778B1 - Method of fabricating matal gate in semiconductor device - Google Patents

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Abstract

A method for forming a metal gate of a semiconductor device is provided to reduce process time and to prevent abnormal oxidation of an oxide layer by using a plasma nitride process to control a thickness of the oxide layer. A gate dielectric(110), a gate conductive layer(140), and gate metal layers(150,160) are layered on a semiconductor substrate(100). The gate metal layers and the gate conductive layer are etched to form a gate stack. When the gate metal layers and the gate conductive layer are etched, a portion of the side of the gate conductive layer is exposed. A first capping layer is formed on the entire surface of the semiconductor substrate where the gate stack is formed. The sidewall of the gate stack including the first capping layer is nitrided to form a second capping layer(180a). As a spacer is formed on the sidewall of the gate stack by performing an anisotropic etching on the second capping layer, the gate conductive layer is exposed. The gate conductive layer and the gate dielectric are etched by using the spacer as a sidewall barrier to form a gate electrode.

Description

반도체 소자의 금속 게이트 형성방법{Method of fabricating matal gate in semiconductor device}Method of fabricating a metal gate of a semiconductor device

도 1 내지 도 9는 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 9 are cross-sectional views illustrating a method of forming a metal gate of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 금속 게이트 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal gate of a semiconductor device.

최근 디램(DRAM)과 같은 반도체 소자가 고집적화됨에 따라 트랜지스터 게이트전극의 저항 및 캐패시터 성분에 의해 워드라인의 신호 지연(RC delay) 현상이 발생되어 동작 속도가 저하되는 등 다양한 문제점이 부각된다. 이에 따라 저 저항의 게이트전극이 요구되면서, 텅스텐 게이트전극에 대한 연구가 활발히 진행되고 있다.Recently, as semiconductor devices such as DRAMs are highly integrated, various problems, such as a signal delay (RC delay) of a word line, are caused by resistance and capacitor components of a transistor gate electrode, resulting in a decrease in operating speed. Accordingly, while a low resistance gate electrode is required, research on a tungsten gate electrode is being actively conducted.

일반적으로 텅스텐 게이트전극은, 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막/텅스텐나이트라이드막 및 하드마스크질화막을 순차 형성한 후 마스크 패턴을 이용한 식각공정을 수행하여 게이트전극을 형성한다. 한편, 게이트전극 을 형성하기 위한 식각공정은 반응성 이온 식각(RIE: Reactive Ion Etch)과 같은 건식식각으로 진행되는데, 이때 게이트산화막 및 폴리실리콘막 측벽에 손상이 발생한다. 이에 따라 손상 완화를 위하여 게이트전극 전면에 산화막을 얇게 형성하는 산화를 진행한다. 그러나 게이트전극 측벽의 손상을 완화하기 위하여 산화공정을 진행하는 경우, 노출된 텅스텐막/텅스텐나이트라이드막 패턴의 측벽에도 이상 산화가 발생한다. 또한 텅스텐막 패턴이 산소 분위기 및 350℃ 이상의 온도에서 공기 중에 노출되는 경우에도 이상 산화가 발생한다.In general, a tungsten gate electrode is formed by sequentially forming a gate oxide film, a polysilicon film, a tungsten film / tungsten nitride film, and a hard mask nitride film on a semiconductor substrate to form a gate electrode by performing an etching process using a mask pattern. Meanwhile, the etching process for forming the gate electrode is performed by dry etching, such as reactive ion etching (RIE), in which damage occurs to sidewalls of the gate oxide layer and the polysilicon layer. Accordingly, oxidation is performed to form a thin oxide film on the entire surface of the gate electrode in order to alleviate damage. However, when the oxidation process is performed to alleviate damage to the sidewalls of the gate electrode, abnormal oxidation also occurs on the exposed sidewalls of the tungsten film / tungsten nitride film pattern. In addition, abnormal oxidation occurs even when the tungsten film pattern is exposed to air in an oxygen atmosphere and at a temperature of 350 ° C. or higher.

따라서 텅스텐막 패턴과 폴리실리콘막 패턴 중에서 폴리실리콘막 패턴을 선택적으로 산화시키는 선택적 산화공정을 수행한다. 그러나 이때에도 선택비가 문제되므로, 텅스텐막 패턴의 이상산화를 방지하고 텅스텐막 패턴 속으로 산소가 침투되는 것을 방지하기 위해 텅스텐막/텅스텐나이트라이드막 패턴의 측면에 질화막 상에 질화막을 증착하여 보호한다. 상기 질화막을 퍼니스(furnace)를 이용하여 증착하는 경우, 퍼니스 공정의 특성상 열 부하가 크다. 또한 공정 진행 중 장비 내에 누설이 발생하는 경우 산소 가스가 유입되어, 텅스텐막 패턴의 이상 산화가 발생하게 된다. 또한 공정 시간이 길고 질화막의 두께를 얇게 조절하기가 어렵다.Therefore, a selective oxidation process is performed to selectively oxidize the polysilicon film pattern among the tungsten film pattern and the polysilicon film pattern. However, the selectivity is also a problem at this time, in order to prevent abnormal oxidation of the tungsten film pattern and to prevent oxygen from penetrating into the tungsten film pattern, a nitride film is deposited on the nitride film on the side of the tungsten film / tungsten nitride film pattern to protect it. . When the nitride film is deposited using a furnace, the thermal load is large due to the nature of the furnace process. In addition, when leakage occurs in the equipment during the process, oxygen gas is introduced to cause abnormal oxidation of the tungsten film pattern. In addition, the process time is long and it is difficult to control the thickness of the nitride film thin.

본 발명이 이루고자 하는 기술적 과제는 금속 게이트 형성시 발생하는 금속막의 이산산화 발생을 방지하는 반도체 소자의 금속 게이트 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a metal gate of a semiconductor device which prevents generation of discrete oxidation of a metal film generated when forming a metal gate.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 반도체 기판 상에 형성된 게이트 절연막 상에, 게이트 도전막과 게이트 금속막을 적층하는 단계; 상기 게이트 도전막의 소정 깊이까지, 상기 게이트 금속막과 게이트 도전막을 식각하여 게이트 스택을 형성하는 단계; 상기 게이트 스택이 형성된 반도체 기판 전면에 제1 캡핑막을 형성하는 단계; 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 질화시켜서 제2 캡핑막을 형성하는 단계; 상기 제2 캡핑막을 이방성 식각하여 게이트 스택 측벽에 스페이서를 형성하면서, 상기 게이트 도전막을 노출시키는 단계; 및 상기 스페이서를 측벽 배리어로 하여 상기 게이트 도전막 및 게이트절연막을 식각하여 게이트전극을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a metal gate of a semiconductor device according to the present invention comprises the steps of: laminating a gate conductive film and a gate metal film on a gate insulating film formed on a semiconductor substrate; Etching the gate metal layer and the gate conductive layer to a predetermined depth of the gate conductive layer to form a gate stack; Forming a first capping layer on an entire surface of the semiconductor substrate on which the gate stack is formed; Nitriding the gate stack sidewall including the first capping layer to form a second capping layer; Anisotropically etching the second capping layer to form a spacer on a sidewall of the gate stack, thereby exposing the gate conductive layer; And forming a gate electrode by etching the gate conductive layer and the gate insulating layer using the spacers as sidewall barriers.

상기 게이트 절연막을 적층하는 단계는, 상기 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계를 더 포함하고, 상기 게이트 도전막은 상기 리세스 채널용 트렌치가 매립되도록 형성하는 것이 바람직하다.The stacking of the gate insulating layer may further include forming a trench for a recess channel in the semiconductor substrate, and the gate conductive layer may be formed to fill the recess channel trench.

상기 게이트 도전막과 게이트 금속막을 형성하는 단계 이후에, 상기 게이트 금속막 상에 게이트 하드마스크막을 1800 내지 2500Å의 두께로 형성하는 것이 바람직하다.After forming the gate conductive film and the gate metal film, it is preferable to form a gate hard mask film on the gate metal film to a thickness of 1800 to 2500 kPa.

상기 게이트 도전막은 700 내지 1200Å 두께의 폴리실리콘막으로 형성하는 것이 바람직하다.The gate conductive film is preferably formed of a polysilicon film having a thickness of 700 to 1200 Å.

상기 게이트 금속막은 50 내지 100Å 두께의 텅스텐나이트라이드막 및 400 내지 800Å 두께의 텅스텐막을 순차적으로 형성하는 것이 바람직하다.Preferably, the gate metal film sequentially forms a tungsten nitride film having a thickness of 50 to 100 GPa and a tungsten film having a thickness of 400 to 800 GPa.

상기 게이트스택의 형성은 상기 게이트 도전막의 상부 표면으로부터 100 내 지 300Å의 깊이 정도 식각하여 형성하는 것이 바람직하다.The gate stack may be formed by etching from about 100 to about 300 microns deep from the upper surface of the gate conductive layer.

상기 제1 캡핑막을 산화막으로 형성하고, 제2 캡핑막은 질화막으로 형성하는 것이 바람직하다.Preferably, the first capping film is formed of an oxide film, and the second capping film is formed of a nitride film.

상기 제1 캡핑막은 원자층 증착 방법을 이용하여 100 내지 200℃의 온도에서 20 내지 60Å의 두께로 형성하는 것이 바람직하다.The first capping film is preferably formed to a thickness of 20 to 60 Pa at a temperature of 100 to 200 ℃ using an atomic layer deposition method.

상기 제2 캡핑막을 형성하는 단계는, 상기 제1 캡핑막을 플라즈마 질화 처리하여 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 20 내지 80Å의 두께로 질화시키는 것이 바람직하다.In the forming of the second capping layer, the first capping layer may be plasma-nitrided to nitride the gate stack sidewall including the first capping layer to a thickness of 20 to 80 kPa.

상기 플라즈마 질화 처리는 450 내지 550℃의 온도에서 수행하는 것이 바람직하다.The plasma nitridation treatment is preferably performed at a temperature of 450 to 550 ℃.

상기 게이트전극을 형성하는 단계 이후에, 상기 노출된 게이트 도전막 및 반도체기판 표면에 선택적 산화공정을 수행하는 것을 더 포함할 수 있다.After the forming of the gate electrode, the method may further include performing a selective oxidation process on the exposed gate conductive layer and the semiconductor substrate surface.

상기 선택적 산화공정은 25 내지 30Å의 두께로 형성하는 것이 바람직하다.The selective oxidation process is preferably formed to a thickness of 25 to 30 kPa.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 1 내지 도 9는 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.1 to 9 are views illustrating a metal gate forming method of a semiconductor device according to the present invention.

도 1을 참조하면, 반도체기판(100) 상에 패드산화막(101) 및 패드질화막(102)을 형성한다. 활성영역을 설정하는 마스크패턴(미도시)을 이용해 패드질화막(102), 패드산화막(101) 및 반도체기판(100)을 식각하여 소자분리용 트렌치(103)를 형성한다. Referring to FIG. 1, a pad oxide film 101 and a pad nitride film 102 are formed on a semiconductor substrate 100. The pad nitride layer 102, the pad oxide layer 101, and the semiconductor substrate 100 are etched by using a mask pattern (not shown) for setting an active region to form a device isolation trench 103.

도 2를 참조하면, 소자분리용 트렌치(도 1의 103) 내에 실리콘산화물과 같은 절연물질을 매립하여 소자분리막(110)을 형성한다. 구체적으로, 소자분리막(110)은 소자분리용 트렌치가 형성된 반도체기판(100) 상에 필드산화막을 형성한 후, 필드산화막을 분리시키는 평탄화공정 예컨대, 화학적기계적연마(CMP;Chemical Mechanical Polishing)를 수행한다. 패드산화막(도 1의 101) 및 패드질화막(도 1의 102)을 제거하여 반도체기판(100)의 활성영역을 설정하는 소자분리막(110)을 형성한다.Referring to FIG. 2, an isolation material 110 is formed by filling an insulating material such as silicon oxide in an isolation trench 103 (see FIG. 1). Specifically, the device isolation film 110 forms a field oxide film on the semiconductor substrate 100 on which the device isolation trench is formed, and then performs a planarization process for separating the field oxide film, for example, chemical mechanical polishing (CMP). do. The pad oxide film (101 in FIG. 1) and the pad nitride film (102 in FIG. 1) are removed to form the device isolation film 110 for setting the active region of the semiconductor substrate 100. FIG.

소자분리막(110)이 형성된 반도체기판(100) 상에 스크린산화막(111)을 형성한다. 스크린산화막(111)이 형성된 반도체기판(100) 상에 웰(well)이나 채널(channel) 형성을 위해, 불순물 이온주입 및 열처리 공정을 수행한다. 스크린산화막(111)은 불순물 이온 주입시, 반도체기판(100)의 손상을 방지하기 위한 것으로 이해될 수 있다. The screen oxide layer 111 is formed on the semiconductor substrate 100 on which the device isolation layer 110 is formed. Impurity ion implantation and heat treatment are performed to form wells or channels on the semiconductor substrate 100 on which the screen oxide layer 111 is formed. The screen oxide layer 111 may be understood to prevent damage to the semiconductor substrate 100 during impurity ion implantation.

도 3을 참조하면, 반도체기판(100) 상에 마스크 패턴(112)을 형성한다. 구체적으로 마스크 패턴(112)은 반도체기판(100) 상에 마스크막을 형성한 후, 포토리소그래피(photolithograpy)과정을 이용해 마스크막을 선택적으로 식각한다. 마스크 패턴(112)은 예컨대, 폴리실리콘막(122)을 포함하는 하드마스크로 형성될 수 있다. 마스크 패턴(112)은 반도체기판(100)의 활성영역에, 리세스채널용 트렌치가 형성될 위치의 반도체기판(100)이 노출되게 배치될 수 있다. Referring to FIG. 3, a mask pattern 112 is formed on the semiconductor substrate 100. In detail, the mask pattern 112 may form a mask layer on the semiconductor substrate 100, and then selectively mask the mask layer using a photolithograpy process. The mask pattern 112 may be formed of, for example, a hard mask including the polysilicon layer 122. The mask pattern 112 may be disposed in the active region of the semiconductor substrate 100 so that the semiconductor substrate 100 at a position where the recess channel trench is to be formed is exposed.

도 4를 참조하면, 마스크 패턴(도 3의 112)을 식각마스크로 반도체기판(100)을 선택적으로 식각하여 리세스채널용 트렌치(140)를 형성한다. 리세스채널용 트렌치(140)는 반도체기판(100)의 상부표면으로 부터 1000 내지 1500Å의 깊이만큼 식각할 수 있다.Referring to FIG. 4, the recess substrate trench 140 may be formed by selectively etching the semiconductor substrate 100 using the mask pattern 112 of FIG. 3 as an etch mask. The recess channel trench 140 may be etched from the upper surface of the semiconductor substrate 100 by a depth of 1000 to 1500Å.

도 5를 참조하면, 리세스채널용 트렌치(140)가 형성된 반도체 기판(100) 상에 게이트 절연막(110), 게이트도전막을 형성한다. 게이트 절연막은 실리콘산화물을 포함하여 30 내지 50Å 두께로 형성할 수 있다. 게이트 도전막은 예컨대, 폴리실리콘막(140)을 포함하여 형성할 수 있다. 폴리실리콘막(140)은 700 내지 1200Å 두께로 형성할 수 있다. Referring to FIG. 5, a gate insulating layer 110 and a gate conductive layer are formed on the semiconductor substrate 100 on which the recess channel trench 140 is formed. The gate insulating film may be formed to have a thickness of about 30 to about 50 kHz including silicon oxide. The gate conductive film may be formed, for example, including the polysilicon film 140. The polysilicon film 140 may be formed to a thickness of 700 to 1200 Å.

게이트 도전막 상에 게이트 금속막을 형성한다. 게이트 금속막은 텅스텐나이트라이드막(150) 및 텅스텐막(160)을 포함하여 형성될 수 있다. 텅스텐나이트라이드막(150)은 50 내지 100Å의 두께로 형성할 수 있으며, 텅스텐막(160)은 400 내지 800Å 두께로 형성할 수 있다. 텅스텐나이트라이드막(150)은 폴리실리콘막(140)과 텅스텐막(160)의 반응의 방지하기 위한 것으로 이해될 수 있다.A gate metal film is formed on the gate conductive film. The gate metal film may be formed including the tungsten nitride film 150 and the tungsten film 160. The tungsten nitride film 150 may be formed to a thickness of 50 to 100 GPa, and the tungsten film 160 may be formed to a thickness of 400 to 800 GPa. The tungsten nitride film 150 may be understood to prevent the reaction between the polysilicon film 140 and the tungsten film 160.

게이트 금속막 상에 하드마스크막(170)을 형성한다. 하드마스크막(170)은 실리콘질화물과 같은 절연물질을 포함하여 형성될 수 있다. 하드마스크막(170)은 1800 내지 2500Å의 두께로 형성할 수 있다. 하드마스크막(170)은 게이트 전극을 패터닝하기 위한 것으로 이해될 수 있다.   The hard mask film 170 is formed on the gate metal film. The hard mask layer 170 may include an insulating material such as silicon nitride. The hard mask film 170 may be formed to a thickness of 1800 to 2500Å. The hard mask film 170 may be understood to be for patterning the gate electrode.

도 6을 참조하면, 게이트 마스크 패턴(미도시)을 이용한 게이트 식각공정을 실시하여, 하드마스크(170) 패턴, 텅스텐막(160) 패턴 및 텅스텐나이트라이드막(150) 패턴을 형성한다. 이때, 폴리실리콘막(140)은 상부 표면으로부터 100 내지 300Å의 깊이까지만 식각한다. Referring to FIG. 6, a gate etching process using a gate mask pattern (not shown) is performed to form a hard mask 170 pattern, a tungsten film 160 pattern, and a tungsten nitride film 150 pattern. At this time, the polysilicon film 140 is etched only up to a depth of 100 ~ 300Å from the upper surface.

이렇게, 폴리실리콘막(140)의 일정부분만 노출되게 식각하는 것은, 후속 선택적 산화공정 시 텅스텐막(160) 패턴으로 산소가 유입되어 텅스텐의 이상산화가 일어나는 것을 방지하기 위한 것으로 이해될 수 있다.As such, etching to expose only a portion of the polysilicon layer 140 may be understood to prevent oxygen from flowing into the tungsten layer 160 pattern in a subsequent selective oxidation process to cause abnormal oxidation of tungsten.

반도체 기판(100) 전면에 게이트전극을 보호하기 위한 스페이서용 산화막(180)을 형성한다. 산화막(180)은 20 내지 60Å의 두께로 형성할 수 있다. 산화막(180)은 원자층증착방법(ALD;atomic layer deposition)을 이용하여 100 내지 200℃의 온도에서 형성할 수 있다. 원자층증착방법을 이용하여 산화막(180)을 형성하는 경우, 원자 크기 단위의 두께로 형성되는 반응 사이클 조절하여 얇은 두께의 산화막(180)을 증착할 수 있다.An oxide film 180 for spacers is formed on the entire surface of the semiconductor substrate 100 to protect the gate electrode. The oxide film 180 may be formed to a thickness of 20 to 60 GPa. The oxide film 180 may be formed at a temperature of 100 to 200 ° C. using atomic layer deposition (ALD). When the oxide film 180 is formed using the atomic layer deposition method, a thin oxide film 180 may be deposited by controlling a reaction cycle formed in a thickness of an atomic size unit.

한편, 텅스텐막(160) 패턴의 이상산화는 대략 350℃ 이상의 온도에서 발생될 수 있다. 따라서, 산화막을 350℃ 보다 낮은 온도 즉, 100 내지 200℃ 정도에서 증착하기 때문에 공정 진행 중 장비불량이 발생하여도 텅스텐막(160) 패턴의 이상산화를 방지할 수 있다.Meanwhile, abnormal oxidation of the tungsten film 160 pattern may occur at a temperature of about 350 ° C. or more. Therefore, since the oxide film is deposited at a temperature lower than 350 ° C., that is, about 100 to 200 ° C., abnormal oxidation of the tungsten film 160 pattern may be prevented even when a defect occurs during the process.

도 7을 참조하면, 플라즈마 질화(Plasma nitridation)공정을 수행하여 산화막(180)을 20 내지 80Å의 두께로 질화시킨다. 이때, 게이트전극에 형성된 산화막(180) 전부를 질화시키거나, 오버해서 질화시킬 수 있다. 플라즈마 질화 처리는 450 내지 550℃의 온도에서 수행될 수 있다. 플라즈마 질화처리로 인해 산화막(180)이 질화되어 실리콘-산소-질소 본드(Si-O-N bond)가 형성될 수 있으며, 저압화학기상증착방법으로 형성된 질화막과 유사한 특성의 질화막(180a)을 형성할 수 있다. Referring to FIG. 7, the oxide film 180 is nitrided to a thickness of 20 to 80 kW by performing a plasma nitridation process. In this case, all of the oxide film 180 formed on the gate electrode may be nitrided or over nitrided. The plasma nitridation treatment may be performed at a temperature of 450 to 550 ° C. Due to the plasma nitridation, the oxide layer 180 may be nitrided to form a silicon-oxygen-nitrogen bond (Si-ON bond), and the nitride layer 180a having characteristics similar to those of the nitride layer formed by a low pressure chemical vapor deposition method may be formed. have.

원자층증착방법을 이용하여 산화막(도 6의 180)을 형성한 후, 플라즈마질화공정을 이용하여 질화시키는 공정은, 공정 시간이 짧기 때문에 낮은 열 부하를 갖는 질화막(180a)을 형성할 수 있다. 따라서, 소자의 특성이 열화되는 것을 최소화할 수 있다. After the oxide film (180 in FIG. 6) is formed by using the atomic layer deposition method, the nitriding process using a plasma nitridation process can form a nitride film 180a having a low thermal load because the process time is short. Therefore, deterioration of the characteristics of the device can be minimized.

플라즈마 질화처리는, 반도체 기판 상부에 직접 질소 플라즈마를 형성시켜 주는 방법을 이용하거나, 또는 다른 곳에서 질소 플라즈마를 형성한 후, 질소 라디칼(N radical)만 산화막 표면 상부로 끌어와 질화시키는 방법(리모트 플라즈마 질화법)을 이용할 수 있다. 플라즈마 질화 처리 시 플라즈마 소스 기체로는 Ar/N2, Xe/N2, N2, NO, N2O 을 포함하는 그룹중에서 어느 하나 또는 적어도 2개 이상을 혼합한 기체를 이용할 수 있다. Plasma nitridation treatment is a method of forming a nitrogen plasma directly on an upper surface of a semiconductor substrate, or after forming a nitrogen plasma elsewhere, only nitrogen radicals (N radicals) are attracted to an upper surface of an oxide film (remote) Plasma nitridation method). In the plasma nitridation treatment, as the plasma source gas, any one gas or a mixture of at least two or more of the group including Ar / N 2 , Xe / N 2 , N 2 , NO, and N 2 O may be used.

도 8을 참조하면, 질화막(180a)을 이방성 식각하여 하드마스크(170) 패턴, 텅스텐막(160) 패턴, 텅스텐나이트라이드막(150) 패턴 및 일부식각된 게이트도전막(150) 측벽에 스페이서(181)를 형성한다. Referring to FIG. 8, the nitride layer 180a is anisotropically etched to form a spacer on a sidewall of the hard mask 170 pattern, the tungsten layer 160 pattern, the tungsten nitride layer 150 pattern, and the partially etched gate conductive layer 150. 181).

도 9를 참조하면, 스페이서(181)를 측벽 배리어로 폴리실리콘막(140) 및 게이트 절연막(130)을 식각한다. 노출된 폴리실리콘막(140) 패턴 측벽 및 노출된 반 도체기판(100) 표면에 실리콘산화막(190)을 형성한다. 실리콘산화막(190)은 25 내지 30Å두께로 형성할 수 있다. 실리콘산화막(190)은 게이트전극 및 게이트절연막을 보호하고, 게이트전극 에지부분에서의 게이트절연막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 이해될 수 있다. Referring to FIG. 9, the polysilicon layer 140 and the gate insulating layer 130 are etched using the spacers 181 as sidewall barriers. A silicon oxide film 190 is formed on the exposed polysilicon layer 140 pattern sidewall and the exposed semiconductor substrate 100 surface. The silicon oxide film 190 may be formed to have a thickness of 25 to 30 microseconds. The silicon oxide film 190 may be understood to protect the gate electrode and the gate insulating film, and to increase the thickness of the gate insulating film at the edge portion of the gate electrode, thereby improving reliability of the device.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 게이트전극을 패터닝하기 위한 식각공정을 2회에 나누어 진행하고, 금속막의 이상산화를 방지하기 위하여 금속막의 산화가 일어나지 않는 온도에서 금속막의 측벽에 산화막을 형성한다. 산화막을 플라즈마 질화 공정을 이용하여 질화시킨다. As described so far, the method for forming a metal gate of the semiconductor device according to the present invention is carried out by performing the etching process for patterning the gate electrode in two times, and the temperature at which oxidation of the metal film does not occur in order to prevent abnormal oxidation of the metal film. An oxide film is formed on the sidewall of the metal film at. The oxide film is nitrided using a plasma nitriding process.

플라즈마 질화공정을 이용함으로써 산화막의 두께 조절을 용이하게 형성할 수 있다. 이에 따라, 공정 시간을 절약시킬고, 산화막의 이상산화를 방지하여 소자의 특성이 향상시킬 수 있다.By using the plasma nitriding process, the thickness of the oxide film can be easily formed. Accordingly, process time can be saved, and abnormal oxidation of the oxide film can be prevented, thereby improving the characteristics of the device.

Claims (12)

반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 금속막을 적층하는 단계;Stacking a gate insulating film, a gate conductive film and a gate metal film on the semiconductor substrate; 상기 게이트 도전막의 측부가 일부 노출되게 상기 게이트 금속막과 게이트 도전막을 식각하여 게이트 스택을 형성하는 단계;Forming a gate stack by etching the gate metal layer and the gate conductive layer to partially expose the side portions of the gate conductive layer; 상기 게이트 스택이 형성된 반도체 기판 전면에 제1 캡핑막을 형성하는 단계;Forming a first capping layer on an entire surface of the semiconductor substrate on which the gate stack is formed; 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 질화시켜서 제2 캡핑막을 형성하는 단계;Nitriding the gate stack sidewall including the first capping layer to form a second capping layer; 상기 제2 캡핑막을 이방성 식각하여 게이트 스택 측벽에 스페이서를 형성하면서, 상기 게이트 도전막을 노출시키는 단계;Anisotropically etching the second capping layer to form a spacer on a sidewall of the gate stack, thereby exposing the gate conductive layer; 상기 스페이서를 측벽 배리어로 하여 상기 게이트 도전막 및 게이트절연막을 식각하여 게이트전극을 형성하는 단계를 포함하는 반도체 소자의 금속 게이트 형성방법.Forming a gate electrode by etching the gate conductive layer and the gate insulating layer using the spacers as sidewall barriers. 제1항에 있어서, The method of claim 1, 상기 게이트 절연막을 적층하는 단계는, Laminating the gate insulating film, 상기 게이트 절연막을 적층하는 단계 이전에 상기 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계를 더 포함하고, 상기 게이트 도전막은 상기 리세스 채널용 트렌치가 매립되도록 형성하는 반도체 소자의 금속 게이트 형성방법.And forming a trench for a recess channel in the semiconductor substrate before the stacking of the gate insulating layer, wherein the gate conductive film is formed to fill the recess channel trench. 제1항에 있어서, 상기 게이트 금속막을 적층하는 단계 이후에,The method of claim 1, wherein after the laminating the gate metal film, 상기 게이트 금속막 상에 게이트 하드마스크막을 1800 내지 2500Å의 두께로 형성하는 것을 더 포함하는 반도체 소자의 금속 게이트 형성방법.And forming a gate hard mask film on the gate metal film to a thickness of 1800 to 2500 kPa. 제1항에 있어서,The method of claim 1, 상기 게이트 도전막은 700 내지 1200Å 두께의 폴리실리콘막으로 형성하는 반도체 소자의 금속 게이트 형성방법.The gate conductive film is a metal gate forming method of a semiconductor device to form a polysilicon film of 700 to 1200 700 thickness. 제1항에 있어서,The method of claim 1, 상기 게이트 금속막은 50 내지 100Å 두께의 텅스텐나이트라이드막 및 400 내지 800Å 두께의 텅스텐막을 순차적으로 형성하는 반도체 소자의 금속 게이트 형성방법.The gate metal film is a method of forming a metal gate of the semiconductor device to sequentially form a tungsten nitride film of 50 to 100 GPa thick and a tungsten film of 400 to 800 GPa thick. 제1항에 있어서,The method of claim 1, 상기 게이트스택의 형성은 상기 게이트 도전막의 상부 표면으로부터 100 내지 300Å의 깊이 정도 식각하여 형성하는 반도체 소자의 금속 게이트 형성방법.The gate stack may be formed by etching a depth of about 100 to about 300 microns from an upper surface of the gate conductive layer. 제1항에 있어서,The method of claim 1, 상기 제1 캡핑막을 산화막으로 형성하고, 제2 캡핑막은 질화막으로 형성하는 반도체 소자의 금속 게이트 형성방법.And forming the first capping film as an oxide film and the second capping film as a nitride film. 제1항에 있어서,The method of claim 1, 상기 제1 캡핑막은 원자층 증착 방법을 이용하여 100 내지 200℃의 온도에서 20 내지 60Å의 두께로 형성하는 반도체 소자의 금속 게이트 형성방법.The first capping film is a metal gate forming method of a semiconductor device to form a thickness of 20 to 60 kHz at a temperature of 100 to 200 ℃ using an atomic layer deposition method. 제 1항에 있어서,The method of claim 1, 상기 제2 캡핑막은 상기 제1 캡핑막을 플라즈마 질화처리하여 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 20 내지 80Å의 두께로 질화시키는 반도체 소자의 금속 게이트 형성방법.And the second capping layer plasma nitride the first capping layer to nitride the gate stack sidewall including the first capping layer to a thickness of about 20 to about 80 microns. 제9항에 있어서,The method of claim 9, 상기 플라즈마 질화처리는 450 내지 550℃의 온도에서 수행하는 반도체 소자의 금속 게이트 형성방법.The plasma nitriding treatment is a metal gate forming method of a semiconductor device performed at a temperature of 450 to 550 ℃. 제1항에 있어서,The method of claim 1, 상기 게이트전극을 형성하는 단계 이후에,After forming the gate electrode, 상기 노출된 게이트 도전막 및 반도체기판 표면에 선택적 산화공정을 수행하는 단계를 더 포함하는 반도체 소자의 금속 게이트 형성방법.And performing a selective oxidation process on the exposed gate conductive layer and the surface of the semiconductor substrate. 제11항에 있어서,The method of claim 11, 상기 선택적 산화공정은 25 내지 30Å의 두께로 형성하는 반도체 소자의 금속 게이트 형성방법.The selective oxidation process is a metal gate forming method of a semiconductor device to form a thickness of 25 to 30Å.
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