KR101002519B1 - Method of manufacturing a flash memory device - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 소오스 및 드레인 이온 주입 공정을 실시한 후 게이트 상부의 하드 마스크막 및 게이트 측벽의 스페이서를 제거함으로써 게이트 사이를 절연하기 위한 절연막의 갭필 마진을 충분히 확보할 수 있고, 플래쉬 메모리 소자의 집적도 향상에 따른 선폭 감소시 신물질 개발없이 종래의 갭필 산화막 이용이 가능하여 개발 기간 단축 및 투자 비용 감소등의 효과가 기대되는 플래쉬 메모리 소자의 제조 방법이 제시된다.
The present invention relates to a method of manufacturing a flash memory device, and after the source and drain ion implantation process is performed, the gap fill margin of the insulating film for insulating the gates is sufficiently secured by removing the spacers on the gate sidewalls and the hard mask layer on the gates. In the present invention, a method of manufacturing a flash memory device, which is expected to reduce the development period and reduce investment cost, can be achieved by using a conventional gap fill oxide film without developing a new material when the line width is reduced due to the increased integration of the flash memory device.

플래쉬 메모리, 갭필, 하드 마스크막, 스페이서Flash Memory, Gap Fill, Hard Mask Film, Spacer

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device} Method of manufacturing a flash memory device             

도 1(a) 및 도 1(b)는 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of a device shown for explaining a method of manufacturing a conventional flash memory device.

도 2(a) 내지 도 2(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
2 (a) to 2 (c) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 및 201 : 반도체 기판 102 및 202 : 터널 산화막101 and 201: semiconductor substrates 102 and 202: tunnel oxide film

103 및 203 : 제 1 폴리실리콘막 104 및 204 : 유전체막103 and 203: first polysilicon film 104 and 204: dielectric film

105 및 205 : 제 2 폴리실리콘막 106 및 206 : 텅스텐막105 and 205: second polysilicon film 106 and 206: tungsten film

107 및 207 : 하드 마스크막 108 및 208 : 산화막107 and 207: hard mask films 108 and 208: oxide films

109 및 209 : 제 1 버퍼 산화막 110 및 210 : 스페이서 질화막109 and 209: first buffer oxide film 110 and 210: spacer nitride film

111 및 211 : 제 2 버퍼 산화막 112 및 212 : SAC 질화막111 and 211: second buffer oxide film 112 and 212: SAC nitride film

113 및 213 : 절연막
113 and 213: insulating film

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소오스 및 드레인 이온 주입 공정을 실시한 후 게이트 상부의 하드 마스크막 및 스페이서를 제거함으로써 게이트 사이를 절연하기 위한 절연막의 갭필 마진을 충분히 확보할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
The present invention relates to a method of manufacturing a flash memory device, and in particular, after performing a source and drain ion implantation process, a gap fill margin of an insulating film for insulating between gates can be sufficiently secured by removing a hard mask film and a spacer on the gate. A method of manufacturing a flash memory device is provided.

종래의 플래쉬 메모리 소자의 제조 방법을 도 1(a) 및 도 1(b)를 이용하여 설명하면 다음과 같다.A conventional method of manufacturing a flash memory device will be described with reference to FIGS. 1A and 1B as follows.

도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102) 및 제 1 폴리실리콘막(103)을 형성한 후 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한다. 전체 구조 상부에 유전체막(104), 제 2 폴리실리콘막(105), 텅스텐막(106) 및 하드 마스크막(107)을 형성한 후 워드라인 마스크를 이용한 사진 및 식각 공정으로 이들을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극을 형성한다. 여기서, 제 1 폴리실리콘막(103)이 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(105) 및 텅스텐막(106)이 콘트롤 게이트로 작용한다. 그리고, 게이트 식각시 발생되는 마이크로 트렌치 및 플라즈마 데미지를 제거하기 위해 산화 공정을 실시하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(103 및 105)의 측벽에 산화막(108)을 형성한다. 그리고, 전체 구조 상부에 제 1 버퍼 산화막(109)을 형성한 후 질화막(110)을 형성하고, 전면 식각 공정을 실시하여 게이트 측벽에 스페이서를 형성한다. 그리고, 소오스 및 드레인을 형성하기 위한 이온 주입 공정을 실시한다.Referring to FIG. 1A, after forming a tunnel oxide layer 102 and a first polysilicon layer 103 on a semiconductor substrate 101, a predetermined region is etched to form a floating gate pattern. After forming the dielectric film 104, the second polysilicon film 105, the tungsten film 106, and the hard mask film 107 on the entire structure, they are patterned by a photo and etching process using a word line mask to form a floating gate. And a gate electrode having stacked control gates. Here, the first polysilicon film 103 serves as a floating gate, and the second polysilicon film 105 and tungsten film 106 serve as a control gate. The oxide film 108 is formed on the sidewalls of the gate sidewalls, preferably the first and second polysilicon layers 103 and 105 by performing an oxidation process to remove the micro trenches and plasma damage generated during the gate etching. . After forming the first buffer oxide layer 109 over the entire structure, the nitride layer 110 is formed, and the entire surface is etched to form spacers on the gate sidewalls. Then, an ion implantation step for forming a source and a drain is performed.

도 1(b)를 참조하면, 질화막 스페이서를 제거한 후 제 2 버퍼 산화막(111)을 형성한다. 그리고, 전체 구조 상부에 SAC 질화막(112)을 형성한 후 게이트 라인 사이를 절연시키고 상부 배선과의 절연을 위한 절연막(113)을 형성한다.
Referring to FIG. 1B, after removing the nitride spacer, a second buffer oxide layer 111 is formed. After the SAC nitride film 112 is formed over the entire structure, an insulating film 113 is formed to insulate the gate lines and to insulate the upper wiring.

그런데, 소자의 집적도가 증가하고, 선폭이 작아짐에 따라 게이트 사이의 간격이 좁아지게 되고, 이에 따라 게이트 사이를 절연하기 위한 절연막의 갭필 마진은 줄어들게 된다. 더욱이 게이트 상부의 하드 마스크막의 두께로 인해 종횡비가 증가하게 되고, 이에 따라 갭필 마진은 더욱 줄어들게 된다. 이러한 갭필 마진을 좀더 확보하기 위해 절연막 스페이서 제거 공정을 실시하지만, 이것만으로는 충분한 갭필 마진을 확보하지 못하게 된다. 결국, 갭필 마진의 부족으로 인해 절연막(113)이 게이트 사이를 충분히 갭필하지 못해 보이드(A)가 생성된다. 보이드(A)에 의해 후속 공정에 영향을 미쳐 소자의 특성을 저하시킬 수 있다. 한편, 갭필 마진이 부족하여 버퍼 산화막의 증착 두께도 더이상 증가시키기 어렵게 된다. 따라서, 소자의 선폭이 더욱 작아지게 되면 절연막 갭필을 위해서 신물질이 개발되어야 하는 상황이다.However, as the degree of integration of the device increases and the line width decreases, the gap between the gates becomes narrower, and thus the gap fill margin of the insulating film for insulating the gates decreases. In addition, the aspect ratio increases due to the thickness of the hard mask layer on the gate, thereby reducing the gap fill margin. In order to further secure such a gap fill margin, the insulating film spacer removing step is performed, but this alone does not secure sufficient gap fill margin. As a result, the void A may not be sufficiently gap-filled between the gates due to the lack of gap fill margin. The void (A) can affect subsequent processes to deteriorate the characteristics of the device. On the other hand, the gap fill margin is insufficient, it is difficult to further increase the deposition thickness of the buffer oxide film. Therefore, when the line width of the device becomes smaller, new materials need to be developed for the insulating film gap fill.

본 발명의 목적은 게이트 사이를 절연시키고 상부 배선과의 절연을 위한 절연막의 갭필 마진을 충분히 확보할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a flash memory device which can insulate between gates and sufficiently secure a gap fill margin of an insulating film for insulating the upper wiring.

본 발명의 다른 목적은 소오스 및 드레인 이온 주입 공정을 실시한 후 게이트 상부의 하드 마스크막 및 게이트 측벽의 스페이서를 제거하여 종횡비를 줄임으로써 소자의 라인 선폭이 감소하더라도 절연막의 갭필 마진을 충분히 확보할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
Another object of the present invention is to reduce the aspect ratio by removing the hard mask film and the spacer of the gate sidewall after the source and drain ion implantation process to reduce the aspect ratio of the device even if the line line width of the device can be sufficiently secured The present invention provides a method for manufacturing a flash memory device.

본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 하드 마스크막이 적층된 게이트를 형성하는 단계; 산화 공정을 실시하여 상기 플로팅 게이트 및 콘트롤 게이트 측벽에 산화막을 형성한 후 전체 구조 상부에 제 1 버퍼 산화막을 형성하는 단계; 전체 구조 상부에 제 1 질화막을 형성한 후 전면 식각 공정으로 상기 하드 마스크막을 노출시켜 상기 게이트 측벽에 스페이서를 형성하는 단계; 이온 주입 공정을 실시하여 상기 게이트 양측의 상기 반도체 기판 상에 소오스 및 드레인을 형성하는 단계; 상기 하드 마스크막 및 상기 스페이서를 제거하는 단계; 및 전체 구조 상부에 제 2 버퍼 산화막 및 제 2 질화막을 형성한 후 상기 게이트 사이를 절연시키기 위한 절연막을 형성하는 단계를 포함한다. A method of manufacturing a flash memory device according to an embodiment of the present invention may include forming a gate in which a tunnel oxide film, a floating gate, a dielectric film, a control gate, and a hard mask film are stacked in a predetermined region on a semiconductor substrate; Performing an oxidation process to form an oxide film on sidewalls of the floating gate and the control gate, and then forming a first buffer oxide film over the entire structure; Forming a spacer on the sidewalls of the gate by exposing the hard mask layer through an entire surface etching process after forming a first nitride layer over the entire structure; Performing an ion implantation process to form a source and a drain on the semiconductor substrate at both sides of the gate; Removing the hard mask layer and the spacer; And forming an insulating film for insulating the gate after forming the second buffer oxide film and the second nitride film over the entire structure.                     

상기 플로팅 게이트는 폴리실리콘막을 이용하여 형성한다.The floating gate is formed using a polysilicon film.

상기 콘트롤 게이트는 폴리실리콘막 및 텅스텐막을 적층하여 형성한다.The control gate is formed by stacking a polysilicon film and a tungsten film.

상기 콘트롤 게이트는 폴리실리콘막 및 텅스텐 실리사이드막을 적층하여 형성한다.The control gate is formed by stacking a polysilicon film and a tungsten silicide film.

상기 콘트롤 게이트는 폴리실리콘막 및 텅스텐 나이트라이드막을 적층하여 형성한다.The control gate is formed by stacking a polysilicon film and a tungsten nitride film.

상기 하드 마스크막은 PE-TEOS막 및 SiON막을 적층하여 형성한다.The hard mask film is formed by stacking a PE-TEOS film and a SiON film.

상기 산화 공정은 H2 분위기에서 H2 및 H2O의 비율을 조절하여 실시한다. The oxidation step is carried out by adjusting the ratio of H 2 and H 2 O in an H 2 atmosphere.

상기 제 1 및 제 2 버퍼 산화막은 원자층 증착 방법으로 형성한다.The first and second buffer oxide films are formed by an atomic layer deposition method.

상기 하드 마스크막은 HF 또는 BOE등을 이용한 습식 식각 공정으로 제거한다.The hard mask layer is removed by a wet etching process using HF or BOE.

상기 스페이서는 인산 화합물을 이용하여 제거한다.
The spacer is removed using a phosphoric acid compound.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2(a) 내지 도 2(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (c) are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202) 및 제 1 폴리실리콘막(203)을 형성한 후 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한 다. 전체 구조 상부에 유전체막(204), 제 2 폴리실리콘막(205), 텅스텐막(206) 및 하드 마스크막(207)을 형성한 후 워드라인 마스크를 이용한 사진 및 식각 공정으로 이들을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극을 형성한다. 여기서, 제 1 폴리실리콘막(203)이 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(205) 및 텅스텐막(206)이 콘트롤 게이트로 작용한다. 한편, 텅스텐막(206)을 형성하기 이전에 확산 방지막으로 텅스텐 나이트라이드막 또는 TiN막을 형성하고, 텅스텐막(206) 대신에 텅스텐 실리사이드막을 이용할 수 있으며, 하드 마스크막(207)으로는 PE-TEOS막 및 SiON막을 적층하여 형성한다. 여기서, SiON막은 하드 마스크막(207)으로 PE-TEOS막을 이용할 경우 하부의 텅스텐막(206)의 이상 산화를 방지하기 위해 형성한다. 그리고, 게이트 식각시 발생되는 마이크로 트렌치 및 플라즈마 데미지를 제거하기 위해 산화 공정을 실시하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(203 및 205)의 측벽에 산화막(208)을 형성한다. 산화막(208)은 텅스텐막(206)의 산화를 방지하기 위해 H2 분위기에서 H2 및 H2O의 비율을 조절하여 제 1 및 제 2 폴리실리콘막(203 및 205) 측벽을 산화시켜 형성한다. 그리고, 전체 구조 상부에 제 1 버퍼 산화막(209)을 형성하는데, 제 1 버퍼 산화막(209)은 텅스텐막(206)의 실링(sealing) 및 이후 형성되는 질화막의 버퍼링을 위해 형성하는 것으로, 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성한다. 전체 구조 상부에 질화막(210)을 형성한 후 전면 식각 공정을 실시하여 게이트 측벽에 스페이서를 형성한다. 그리고, 소오스 및 드레인을 형성하기 위한 이 온 주입 공정을 실시한다.Referring to FIG. 2A, after the tunnel oxide layer 202 and the first polysilicon layer 203 are formed on the semiconductor substrate 201, a predetermined region is etched to form a floating gate pattern. After forming the dielectric film 204, the second polysilicon film 205, the tungsten film 206, and the hard mask film 207 on the entire structure, they are patterned by a photo and etching process using a word line mask to form a floating gate. And a gate electrode having stacked control gates. Here, the first polysilicon film 203 serves as the floating gate, and the second polysilicon film 205 and the tungsten film 206 serve as the control gate. Meanwhile, before forming the tungsten film 206, a tungsten nitride film or a TiN film may be formed as a diffusion barrier, and a tungsten silicide film may be used instead of the tungsten film 206, and the PE-TEOS may be used as the hard mask film 207. It is formed by laminating a film and a SiON film. Here, the SiON film is formed to prevent abnormal oxidation of the lower tungsten film 206 when the PE-TEOS film is used as the hard mask film 207. Then, an oxidation process is performed to remove micro trenches and plasma damage generated during gate etching, thereby forming an oxide film 208 on the sidewalls of the gate sidewalls, preferably the first and second polysilicon layers 203 and 205. . The oxide film 208 is formed by oxidizing sidewalls of the first and second polysilicon films 203 and 205 by adjusting the ratio of H 2 and H 2 O in an H 2 atmosphere to prevent oxidation of the tungsten film 206. . In addition, a first buffer oxide layer 209 is formed on the entire structure. The first buffer oxide layer 209 is formed for sealing of the tungsten layer 206 and for buffering a nitride layer to be formed thereafter. It is formed using an Atomic Layer Deposition (ALD) method. After the nitride film 210 is formed on the entire structure, a spacer is formed on the sidewall of the gate by performing an entire surface etching process. Then, an ion implantation step for forming a source and a drain is performed.

도 2(b)를 참조하면, 습식 식각 공정에 의해 하드 마스크막(207)을 제거한다. 이때 하드 마스크막(207) 측벽의 제 1 버퍼 산화막(209)도 함께 제거된다. 여기서, 습식 식각 공정은 HF 또는 BOE등을 이용하여 실시한다. 그리고, 인산 화합물을 이용하여 스페이서 질화막(210)을 제거한다. Referring to FIG. 2B, the hard mask layer 207 is removed by a wet etching process. At this time, the first buffer oxide film 209 on the sidewall of the hard mask film 207 is also removed. Here, the wet etching process is performed using HF or BOE. The spacer nitride film 210 is removed using a phosphoric acid compound.

도 2(c)를 참조하면, 제 2 버퍼 산화막(211)을 저온의 원자층 증착 방법으로 형성하여 텅스텐막의 이상 산화를 방지하고, 희생 질화막의 스트레스가 완화되도록 한다. 전체 구조 상부에 SAC 질화막(212)을 형성하여 게이트 라인을 절연하고, 상부 배선과의 절연을 위한 절연막(213)을 형성한다.
Referring to FIG. 2C, the second buffer oxide film 211 is formed by a low temperature atomic layer deposition method to prevent abnormal oxidation of the tungsten film and to relieve stress of the sacrificial nitride film. A SAC nitride film 212 is formed over the entire structure to insulate the gate line, and an insulating film 213 for insulating the upper wiring is formed.

상술한 바와 같이 본 발명에 의하면, 소오스 및 드레인 이온 주입 공정을 실시한 후 게이트 상부의 하드 마스크막 및 게이트 측벽의 스페이서를 제거함으로써 게이트 사이를 절연하기 위한 절연막의 갭필 마진을 충분히 확보할 수 있고, 플래쉬 메모리 소자의 집적도 향상에 따른 선폭 감소시 신물질 개발없이 종래의 갭필 산화막 이용이 가능하여 개발 기간 단축 및 투자 비용 감소등의 효과가 기대된다.As described above, according to the present invention, after performing the source and drain ion implantation processes, the gap fill margin of the insulating film for insulating the gates can be sufficiently secured by removing the hard mask film on the gate and the spacers on the sidewalls of the gate. When the line width is reduced due to the increased integration of the memory device, a conventional gap fill oxide film can be used without developing a new material, thereby reducing the development period and reducing the investment cost.

Claims (12)

반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 하드 마스크막이 적층된 게이트를 형성하는 단계;Forming a gate in which a tunnel oxide film, a floating gate, a dielectric film, a control gate, and a hard mask film are stacked in a predetermined region on the semiconductor substrate; 산화 공정을 실시하여 상기 플로팅 게이트 및 콘트롤 게이트 측벽에 산화막을 형성한 후 전체 구조 상부에 제 1 버퍼 산화막을 형성하는 단계;Performing an oxidation process to form an oxide film on sidewalls of the floating gate and the control gate, and then forming a first buffer oxide film over the entire structure; 전체 구조 상부에 제 1 질화막을 형성한 후 전면 식각 공정으로 상기 하드 마스크막을 노출시켜 상기 게이트 측벽에 스페이서를 형성하는 단계;Forming a spacer on the sidewalls of the gate by exposing the hard mask layer through an entire surface etching process after forming a first nitride layer over the entire structure; 이온 주입 공정을 실시하여 상기 게이트 양측의 상기 반도체 기판 상에 소오스 및 드레인을 형성하는 단계;Performing an ion implantation process to form a source and a drain on the semiconductor substrate at both sides of the gate; 상기 하드 마스크막 및 상기 스페이서를 제거하는 단계; 및Removing the hard mask layer and the spacer; And 전체 구조 상부에 제 2 버퍼 산화막 및 제 2 질화막을 형성한 후 상기 게이트 사이를 절연시키기 위한 절연막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.And forming an insulating film for insulating the gate after forming the second buffer oxide film and the second nitride film over the entire structure. 제 1 항에 있어서, 상기 플로팅 게이트는 폴리실리콘막을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the floating gate is formed using a polysilicon film. 제 1 항에 있어서, 상기 콘트롤 게이트는 폴리실리콘막 및 텅스텐막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the control gate is formed by stacking a polysilicon film and a tungsten film. 제 1 항에 있어서, 상기 콘트롤 게이트는 폴리실리콘막 및 텅스텐 실리사이드막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the control gate is formed by stacking a polysilicon film and a tungsten silicide film. 제 1 항에 있어서, 상기 하드 마스크막은 PE-TEOS막 및 SiON막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the hard mask layer is formed by stacking a PE-TEOS layer and a SiON layer. 제 1 항에 있어서, 상기 하드 마스크막은 PE-TEOS막과 저온의 원자층 증착 방법으로 형성된 산화막 또는 질화막을 적층하여 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the hard mask layer is formed by stacking a PE-TEOS layer and an oxide layer or a nitride layer formed by a low temperature atomic layer deposition method. 제 3 항에 있어서, 상기 하드 마스크막은 상기 콘트롤 게이트로 작용하는 상기 텅스텐막의 이상 산화가 발생되지 않도록 저온의 원자층 증착 방법으로 형성하는 플래쉬 메모리 소자의 제조 방법.4. The method of claim 3, wherein the hard mask film is formed by a low temperature atomic layer deposition method so that abnormal oxidation of the tungsten film serving as the control gate does not occur. 제 1 항에 있어서, 상기 산화 공정은 H2 분위기에서 H2 및 H2O의 비율을 조절하여 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the oxidation process is performed by adjusting a ratio of H 2 and H 2 O in an H 2 atmosphere. 제 1 항에 있어서, 상기 제 1 및 제 2 버퍼 산화막은 원자층 증착 방법으로 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the first and second buffer oxide layers are formed by an atomic layer deposition method. 제 4 항에 있어서, 상기 제 1 및 제 2 버퍼 산화막은 상기 콘트롤 게이트로 상기 텅스텐 실리사이드막을 적용할 경우 저압 화학기상 증착 방법으로 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 4, wherein the first and second buffer oxide layers are formed by a low pressure chemical vapor deposition method when the tungsten silicide layer is applied to the control gate. 제 1 항에 있어서, 상기 하드 마스크막은 HF 또는 BOE등을 이용한 습식 식각 공정으로 제거하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the hard mask layer is removed by a wet etching process using HF, BOE, or the like. 제 1 항에 있어서, 상기 스페이서는 인산 화합물을 이용하여 제거하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the spacer is removed using a phosphoric acid compound.
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