KR100617048B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

Info

Publication number
KR100617048B1
KR100617048B1 KR1020040109610A KR20040109610A KR100617048B1 KR 100617048 B1 KR100617048 B1 KR 100617048B1 KR 1020040109610 A KR1020040109610 A KR 1020040109610A KR 20040109610 A KR20040109610 A KR 20040109610A KR 100617048 B1 KR100617048 B1 KR 100617048B1
Authority
KR
South Korea
Prior art keywords
film
titanium
forming
contact
barrier metal
Prior art date
Application number
KR1020040109610A
Other languages
English (en)
Other versions
KR20060071233A (ko
Inventor
심상철
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040109610A priority Critical patent/KR100617048B1/ko
Publication of KR20060071233A publication Critical patent/KR20060071233A/ko
Application granted granted Critical
Publication of KR100617048B1 publication Critical patent/KR100617048B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택 저항을 낮추도록 한 반도체 소자의 콘택 형성방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 층간 절연막상에 제 1 티타늄막과 질화 티타늄막과 제 2 티타늄막으로 이루어진 베리어 금속을 형성하는 단계와, 상기 베리어 금속 상부에 600 ~ 1000℃의 온도로 SiH4 가스를 공급하여 상기 제 2 티타늄막과 제 1 티타늄막을 반응시키어 제 1, 제 2 티타늄 실리사이드막을 형성하는 단계와, 상기 제 2 티타늄 실리사이드막상에 텅스텐막을 형성하는 단계와, 상기 층간 절연막의 상부 표면을 앤드 포인트로 하여 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 제 2 티타늄 실리사이드막, 질화 티타늄막, 제 1 티타늄 실리사이드막으로 이루어진 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
콘택, 실리사이드, 저항, 텅스텐막

Description

반도체 소자의 콘택 형성방법{method for forming contact of semiconductor device}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
100 : 실리콘 기판 102 : 층간 절연막
104 : 제 1 Ti막 106 : TiN막
108 : 제 2 TiN막 110 : 콘택홀
114 : 텅스텐막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택 저항을 낮추도록 한 반도체 소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 콘택홀의 크기가 작아지고, 확산 영역이 PN 접합깊이도 얕아짐으로써 배선의 콘택 저항이 증대되고 배선 형성에 따른 PN 접합의 파괴가 큰 문제로 대두되었다.
또한, 반도체 소자의 미세화는 가로 방향의 길이 축소가 주된 것으로써 미세화에 따라 표면 단차의 에스펙트 비(aspect ratio)가 증대된다.
따라서, 일반적인 스퍼터링법에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선이 단락되는 문제가 발생되어 반도체 소자의 신뢰성이 저하된다.
이에 대하여 콘택홀 내부에 텅스텐을 매립시켜 플러그로 작용하도록 하는 콘택 플러그를 형성하여 배선의 저항문제를 해결함과 더불어 에스펙트 비 증가에 의한 배선의 불량을 방지하였다.
한편, 상기와 같이 콘택홀 내부에 텅스텐을 매립하여 콘택 플러그를 형성할 때 텅스텐을 증착하기 전에 베리어 금속을 증착하고 있는데, 최근 반도체 소자의 고집적화에 따라, 콘택 폭(width)이 감소함에 따라 베리어 금속(Barrier metal)의 두께도 감소하고 있다.
일반적으로 상기 베리어 금속은 티타늄(Ti)과 질화 티타늄(TiN)을 연속으로 증착하여 사용하고 있다.
이 때문에, 후속 CVD 텅스텐 플러그(Plug) 금속을 콘택에 증착(filling)시 WF6 가스, 특히 불소(F) 가스가 베리어 금속으로 침투하여 콘택 저항을 높이는 불량을 초래한다.
이와 같은 문제는 베리어 금속으로 주로 사용되는 질화 티타늄(TiN)의 주상 구조(Columnar structure)와 관계가 있으며, 불소 가스는 질화 티타늄(TiN)의 주상 구조에 형성되는 그레인 바운드리(Grain Boundary)를 통로로 하여, 하부의 티타늄(Ti)나 실리콘 소자(junction)와 반응하여 콘택 저항을 증가시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(10)상에 층간 절연막(12)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 실리콘 기판(10)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 콘택홀(20)을 형성한다.
이어, 상기 콘택홀(20)을 포함한 층간 절연막(12) 상에 콘택 저항을 줄이기 위해 베리어 금속으로 티타늄(Ti)막(14)과 질화 티타늄(TiN)막(16)을 차례로 증착한다.
여기서, 상기 티타늄막(14)은 콘택 저항을 줄이기 위해 실리콘 기판(10)과의 계면에 티타늄 실리사이드를 형성시키기 위해 증착되고, 상기 질화 티타늄막(16)은 이후, 텅스텐 증착시 반응을 방지하기 위해 연속으로 증착하고 있다.
그리고 상기 질화 티타늄막(16)상에 상기 콘택홀(20)을 갭필(Gap fill)할 때까지 텅스텐막(18)을 CVD 방식으로 증착한다.
도 1b에 도시한 바와 같이, 전면에 CMP 공정을 이용하여 상기 텅스텐막(18) 과 베리어 금속막(16,14)을 차례로 연마한다. 이때, 상기 층간 절연막(12) 상의 텅스텐막(18)과 베리어 금속막(16,14)을 차례로 연마(CMP)하여, 상기 콘택홀(20) 내에 텅스텐막(18)과 베리어 금속막(16,14)만 잔류시킨다.
상술한 바와 같은 종래에서는, 상기 베리어 금속막(16,14)의 반응 방지 특성이 완전하지 않을 경우, 후속 CVD 텅스텐 증착시 사용하는 WF6 가스, 특히 불소(F)가 베리어 금속인 질화 티타늄막(16)을 통과하여 하부의 티타늄막(14)과 반응하여 TiF4 반응물을 만들 수 있다.
즉, 2WF6 + 3Ti ⇒ 2W + 3TiF4의 반응을 일으키는데, 상기 TiF4는 콘택 저항을 증가시키거나 화산(Volcano) 불량을 유발시킨다.
또한, 불소가 티타늄막(14) 하부의 실리콘 기판(10)의 실리콘(Si)과 반응할 경우 소스나 드레인 영역에서 심각한 접합 누설(Junction leakage)을 유발시킨다.
도 1c를 참조하여, 상기 기존 공정 방식으로 콘택을 형성할 경우의 문제점을 자세히 설명한다.
즉, 실리콘 기판(10)상에 베리어 금속으로 Ti막(14)을 스파터링(sputtering) 증착한 후 그 상부에 TiN막(16)을 증착한다.
다음, 콘택 홀에 텅스텐을 채워 넣기 위해 WF6 가스를 공급하는데, 이때 WF6의 불소 가스가 TiN막(16)의 내부에 형성된 그레인 바운드리(Grain Boundary)(22)를 통해 하부로 침투한다. 이는 TiN막(16)의 그레인 바운드리(Grain Boundary)(22)가 형성되는 주상 구조(Columnar structure)이기 때문에 발생하는 현상이다.
도 1d에서와 같이, 상기 TiN막(16)의 그레인 바운드리(22)를 통해 하부로 이동한 불소는 Ti막(14)과 반응하여 TiF4(24)를 형성하여 콘택 저항을 증가시키거나 호산(Volcano) 불량을 유발시킨다.
이와 같은 WF6내의 불소가 하부로 침투하여 불량을 유발시키는 현상을 방지하기 위해, TiN막(16)을 두껍게 증착하거나 2회 이상으로 증착하는 방법, CVD TiN, IMP(Ionized Metal Plasma) TiN 등의 다양한 베리어 금속이 시도되고 있다.
그러나, WF6의 불소가 직접 베리어 금속에 접촉하는 기존의 방식에서는 불소의 침투를 완벽하게 방지할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 불소(F) 등의 불순물이 베리어 금속을 통과하여 하부층의 금속이나 실리콘과 반응함으로써 콘택 저항을 높이는 혼합물을 형성하는 것을 방지하여 콘택 저항을 낮추도록 한 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 형성방법은 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 층간 절연막상에 제 1 티타늄막과 질화 티타늄막과 제 2 티타늄막으로 이루어진 베리어 금속을 형성하는 단계와, 상기 베리어 금속 상부에 600 ~ 1000℃의 온도로 SiH4 가스를 공급하여 상기 제 2 티타늄막과 제 1 티타늄막을 반응시키어 제 1, 제 2 티타늄 실리사이드막을 형성하는 단계와, 상기 제 2 티타늄 실리사이드막상에 텅스텐막을 형성하는 단계와, 상기 층간 절연막의 상부 표면을 앤드 포인트로 하여 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 제 2 티타늄 실리사이드막, 질화 티타늄막, 제 1 티타늄 실리사이드막으로 이루어진 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(100)상에 층간 절연막(102)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 실리콘 기판(100)의 표면이 소정부분 노출되도록 상기 층간 절연막(102)을 선택적으로 식각하여 콘택홀(110)을 형성한다.
이어, 상기 콘택홀(110)을 포함한 층간 절연막(102) 상에 베리어 금속으로 제 1 Ti막(104)과 TiN막(106)과 제 2 Ti막(108)을 차례로 형성한다.
도 2b에 도시한 바와 같이, 상기 베리어 금속 상부에 약 600 ~ 1000℃의 온도로 SiH4 가스를 챔버(chamber)내에 공급한다.
이때, 상기 콘택홀(110) 상에서 노출되어 있는 제 2 Ti막(108)이 SiH4의 실리콘(Si)과 반응하여 제 2 티타늄 실리사이드(TiSix)막(112)을 형성시킨다.
여기서, 상기 제 2 티타늄 실리사이드막(112)은 약 1000Å의 두께로 형성한다. 이때, 상기 콘택홀(110) 부위의 실리콘 기판(100)과 제 1 Ti막(104)이 반응하여 제 1 티타늄 실리사이드막(116)을 동시에 형성시킨다.
한편, 상기 제 2 티타늄 실리사이드막(112)을 형성하는 실시예를 설명하고 있지만, 상기 제 2 TiN막(108) 대신에 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속막을 증착하고 SiH4 가스를 약 600℃의 온도에서 공급하여 CoSi2, WSi2, TaSi2, MoSi2 등의 실리사이드를 형성할 수도 있다.
도 2c에 도시한 바와 같이, 상기 콘택홀(110)을 갭필(Gap fill)하기 위해, WF6과 H2 또는 SiH4를 반응시켜 텅스텐막(114)을 CVD 방식으로 증착한다.
이때 상기 WF6의 불소(F)는 상기 제 2 티타늄 실리사이드막(112)에 의해 베리어 금속막을 이루는 상기 TiN막(106)과 제 1 Ti막(104)으로 유입되는 것이 차단된다. 또한, 상기와 같은 방식을 이용하면, 동일 챔버에서 제 2 티타늄 실리사이드막(112)과 텅스텐막(114)을 형성시킬 수 있다.
도 2d에 도시한 바와 같이, 전면에 CMP 공정을 이용하여 상기 층간 절연막(102) 상부의 텅스텐막(114)과 제 2 티타늄 실리사이드막(112)과 TiN막(106), 제 1 Ti막(104)을 차례로 연마하여, 상기 콘택홀(110) 내부에만 텅스텐막(114)과 제 2 티타늄 실리사이드막(112)과 TiN막(106), 제 1 Ti막(104)을 잔류시키어 본 발명에 의한 콘택 형성 공정을 완료한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택 형성방법은 다음과 같은 효과가 있다.
즉, 낮은 저항의 티타늄막을 베리어 금속과 텅스텐 사이에 형성시킴으로써, 다량의 불소를 함유하는 텅스텐막으로부터 불소가 베리어 금속으로 유입되는 것을 차단할 수 있다.
따라서 텅스텐막을 증착할 때 WF6 가스, 특히 불소가 베리어 금속인 하부 Ti 막과 반응하여 TiF4 반응물을 만들어 콘택 저항을 증가시키거나 화산(Volcano) 불량을 유발시키는 현상을 방지할 수 있다.
또한, 불소가 Ti 하부의 실리콘(Si)과 반응할 경우 소스나 드레인 영역에서 심각한 접합 누설(Junction leakage)을 유발시키는 것을 방지할 수 있다.

Claims (6)

  1. 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 층간 절연막상에 제 1 티타늄막과 질화 티타늄막과 제 2 티타늄막으로 이루어진 베리어 금속을 형성하는 단계;
    상기 베리어 금속 상부에 600 ~ 1000℃의 온도로 SiH4 가스를 공급하여 상기 제 2 티타늄막과 제 1 티타늄막을 반응시키어 제 1, 제 2 티타늄 실리사이드막을 형성하는 단계;
    상기 제 2 티타늄 실리사이드막상에 텅스텐막을 형성하는 단계;
    상기 층간 절연막의 상부 표면을 앤드 포인트로 하여 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 제 2 티타늄 실리사이드막, 질화 티타늄막, 제 1 티타늄 실리사이드막으로 이루어진 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
KR1020040109610A 2004-12-21 2004-12-21 반도체 소자의 콘택 형성방법 KR100617048B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040109610A KR100617048B1 (ko) 2004-12-21 2004-12-21 반도체 소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040109610A KR100617048B1 (ko) 2004-12-21 2004-12-21 반도체 소자의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR20060071233A KR20060071233A (ko) 2006-06-26
KR100617048B1 true KR100617048B1 (ko) 2006-08-30

Family

ID=37165252

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040109610A KR100617048B1 (ko) 2004-12-21 2004-12-21 반도체 소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR100617048B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040017655A (ko) * 2002-08-23 2004-02-27 삼성전자주식회사 반도체 소자의 금속 콘택 형성 방법
KR20040102310A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040017655A (ko) * 2002-08-23 2004-02-27 삼성전자주식회사 반도체 소자의 금속 콘택 형성 방법
KR20040102310A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020040017655
1020040102310

Also Published As

Publication number Publication date
KR20060071233A (ko) 2006-06-26

Similar Documents

Publication Publication Date Title
US4960732A (en) Contact plug and interconnect employing a barrier lining and a backfilled conductor material
EP0279588B1 (en) Contact in a contact hole in a semiconductor and method of producing same
US5918149A (en) Deposition of a conductor in a via hole or trench
KR20040003232A (ko) 반도체 소자의 다층 배선 형성방법
CN100533725C (zh) 半导体器件的金属互连形成方法
US6060389A (en) Semiconductor fabrication employing a conformal layer of CVD deposited TiN at the periphery of an interconnect
KR100845715B1 (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
KR20040025197A (ko) 반도체 장치에서 콘택 형성 방법
KR100744670B1 (ko) 반도체 소자 제조방법
KR100784099B1 (ko) 반도체 소자의 배선 형성방법
KR100617048B1 (ko) 반도체 소자의 콘택 형성방법
US6358844B1 (en) Tungsten deposition process with dual-step nucleation
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
KR100617049B1 (ko) 반도체 소자의 콘택 형성방법
KR100914975B1 (ko) 반도체 소자의 금속배선 형성방법
JP5428151B2 (ja) 半導体装置の製造方法
US7524749B2 (en) Metallization method of semiconductor device
KR100909176B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100267104B1 (ko) 다층확산방지막을이용한반도체장치의콘택형성방법
KR100606544B1 (ko) 반도체 소자의 구리 배선 방법
KR100691935B1 (ko) 반도체 소자의 금속배선 형성방법
KR20050106916A (ko) 확산방지막을 구비하는 반도체소자의 제조 방법
JP2006179645A (ja) 半導体装置及びその製造方法
KR20080004303A (ko) 반도체 소자의 금속 배선 형성방법
KR100741271B1 (ko) 반도체 소자의 콘택 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee