KR100617049B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 콘택 저항을 줄이도록 한 반도체 소자의 콘택 형성방법에 관한 것으로서, 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 층간 절연막상에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속상에 텅스텐 실리사이드막을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판상에 텅스텐막을 형성하는 단계와, 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 텅스텐 실리사이드막, 베리어 금속막이 잔류하도록 연마를 실시하는 단계를 포함하여 형성함을 특징으로 한다.
텅스텐 실리사이드, 콘택, 텅스텐막, 저항

Description

반도체 소자의 콘택 형성방법{method for forming contact of semiconductor device}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
100 : 실리콘 기판 102 : 층간 절연막
104 : Ti막 106 : TiN막
108 : 텅스텐 실리사이드막 110 : 텅스텐막
114 : 콘택홀
일반적으로 반도체 소자의 고집적화에 따라 콘택홀의 크기가 작아지고, 확산 영역이 PN 접합깊이도 얕아짐으로써 배선의 콘택 저항이 증대되고 배선 형성에 따른 PN 접합의 파괴가 큰 문제로 대두되었다.
또한, 반도체 소자의 미세화는 가로 방향의 길이 축소가 주된 것으로써 미세화에 따라 표면 단차의 에스펙트 비(aspect ratio)가 증대된다.
따라서, 일반적인 스퍼터링법에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선이 단락되는 문제가 발생되어 반도체 소자의 신뢰성이 저하된다.
이에 대하여 콘택홀 내부에 텅스텐을 매립시켜 플러그로 작용하도록 하는 콘택 플러그를 형성하여 배선의 저항문제를 해결함과 더불어 에스펙트 비 증가에 의한 배선의 불량을 방지하였다.
한편, 상기와 같이 콘택홀 내부에 텅스텐을 매립하여 콘택 플러그를 형성할 때 텅스텐을 증착하기 전에 베리어 금속을 증착하고 있는데, 최근 반도체 소자의 고집적화에 따라, 콘택 폭(width)이 감소함에 따라 베리어 금속(Barrier metal)의 두께도 감소하고 있다.
일반적으로 상기 베리어 금속은 티타늄(Ti)과 질화 티타늄(TiN)을 연속으로 증착하여 사용하고 있다.
이 때문에, 후속 CVD 텅스텐 플러그(Plug) 금속을 콘택에 증착(filling)시 WF6 가스, 특히 불소(F) 가스가 베리어 금속으로 침투하여 콘택 저항을 높이는 불량을 초래한다.
이와 같은 문제는 베리어 금속으로 주로 사용되는 질화 티타늄(TiN)의 주상 구조(Columnar structure)와 관계가 있으며, 불소 가스는 질화 티타늄(TiN)의 주상 구조에 형성되는 그레인 바운드리(Grain Boundary)를 통로로 하여, 하부의 티타늄(Ti)나 실리콘 소자(junction)와 반응하여 콘택 저항을 증가시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(10)상에 층간 절연막(12)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 실리콘 기판(10)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 콘택홀(20)을 형성한다.
이어, 상기 콘택홀(20)을 포함한 층간 절연막(12) 상에 콘택 저항을 줄이기 위해 베리어 금속으로 티타늄(Ti)막(14)과 질화 티타늄(TiN)막(16)을 차례로 증착한다.
즉, 상기 콘택홀(20)을 포함한 층간 절연막(12) 상에 실리콘 기판(10)과의 계면에 티타늄 실리사이드(TiSix)(22)를 형성시켜 콘택 저항을 감소시키기 위한 하부층 베리어 금속으로 티타늄막(14)을 증착한다.
여기서, 상기 티타늄막(14)은 콘택 저항을 줄이기 위해 실리콘 기판(10)과의 계면에 티타늄 실리사이드를 형성시키기 위해 증착되고, 상기 질화 티타늄막(16)은 이후, 텅스텐 증착시 반응을 방지하기 위해 연속으로 증착하고 있다.
그리고 상기 질화 티타늄막(16)상에 상기 콘택홀(20)을 갭필(Gap fill)할 때까지 텅스텐막(18)을 CVD 방식으로 증착한다.
도 1b에 도시한 바와 같이, 전면에 CMP 공정을 이용하여 상기 텅스텐막(18) 과 베리어 금속막(16,14)을 차례로 연마한다. 이때, 상기 층간 절연막(12) 상의 텅스텐막(18)과 베리어 금속막(16,14)을 차례로 연마(CMP)하여, 상기 콘택홀(20) 내에 텅스텐막(18)과 베리어 금속막(16,14)만 잔류시킨다.
상술한 바와 같은 종래에서는, 상기 베리어 금속막(16,14)의 반응 방지 특성이 완전하지 않을 경우, 후속 CVD 텅스텐 증착시 사용하는 WF6 가스, 특히 불소(F)가 베리어 금속인 질화 티타늄막(16)을 통과하여 하부의 티타늄막(14)과 반응하여 TiF4 반응물을 만들 수 있다.
즉, 2WF6 + 3Ti ⇒ 2W + 3TiF4의 반응을 일으키는데, 상기 TiF4는 콘택 저항을 증가시키거나 화산(Volcano) 불량을 유발시킨다.
또한, 불소가 티타늄막(14) 하부의 실리콘 기판(10)의 실리콘(Si)과 반응할 경우 소스나 드레인 영역에서 심각한 접합 누설(Junction leakage)을 유발시킨다.
도 1c를 참조하여, 상기 기존 공정 방식으로 콘택을 형성할 경우의 문제점을 자세히 설명한다.
즉, 실리콘 기판(10)상에 베리어 금속으로 Ti막(14)을 스파터링(sputtering) 증착한 후 그 상부에 TiN막(16)을 증착한다.
다음, 콘택 홀에 텅스텐을 채워 넣기 위해 WF6 가스를 공급하는데, 이때 WF6의 불소 가스가 TiN막(16)의 내부에 형성된 그레인 바운드리(Grain Boundary)(22)를 통해 하부로 침투한다. 이는 TiN막(16)의 그레인 바운드리(Grain Boundary)(22)가 형성되는 주상 구조(Columnar structure)이기 때문에 발생하는 현상이다.
도 1d에서와 같이, 상기 TiN막(16)의 그레인 바운드리(22)를 통해 하부로 이동한 불소는 Ti막(14)과 반응하여 TiF4(24)를 형성하여 콘택 저항을 증가시키거나 호산(Volcano) 불량을 유발시킨다.
이와 같은 WF6내의 불소가 하부로 침투하여 불량을 유발시키는 현상을 방지하기 위해, TiN막(16)을 두껍게 증착하거나 2회 이상으로 증착하는 방법, CVD TiN, IMP(Ionized Metal Plasma) TiN 등의 다양한 베리어 금속이 시도되고 있다.
그러나, WF6의 불소가 직접 베리어 금속에 접촉하는 기존의 방식에서는 불소의 침투를 완벽하게 방지할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 불소(F) 등의 불순물이 베리어 금속을 통과하여 하부층의 금속이나 실리콘과 반응함으로써 콘택 저항을 높이는 혼합물을 형성하는 것을 방지하여 콘택 저항을 낮추도록 한 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 형성방법은 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 층간 절연막상에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속상에 텅스텐 실리사이드막을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판상에 텅스텐막을 형성하는 단계와, 전면에 평탄화 공 정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 텅스텐 실리사이드막, 베리어 금속막이 잔류하도록 연마를 실시하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(100)상에 층간 절연막(102)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 실리콘 기판(100)의 표면이 소정부분 노출되도록 상기 층간 절연막(102)을 선택적으로 식각하여 콘택홀(114)을 형성한다.
이어, 상기 콘택홀(114)을 포함한 층간 절연막(102) 상에 베리어 금속으로 Ti막(104)과 TiN막(106)을 차례로 형성한다.
이때 상기 베리어 금속을 증착한 후 열처리를 통해 콘택 부위의 실리콘 기판(100)의 실리콘과 베리어 금속인 Ti막(104)의 Ti를 반응하여 티타늄 실리사이드(112)를 형성시킬 수 있다.
도 2b에 도시한 바와 같이, 상기 베리어 금속(104,106) 상부에 약 1000Å 이하의 두께를 갖는 텅스텐 실리사이드막(WSi2)(108)을 형성한다.
이때 상기 텅스텐 실리사이드막(108)은 500 ~ 600℃의 온도에서 SiH2Cl2와 WF6 가스를 공급하여 형성한다.
일반적인 반응식은 WF6 + 3.5SiH2Cl2 ⇒ WSi2 + 1.5SiF4 + 7HCl이다. 이 방식으로 형성시킨 텅스텐 실리사이드막(108)은 불소(F)와 염소(Cl)의 막내 함유량이 극소량(10E18 atoms/㎤)이므로, 베리어 금속에 불량을 유발시키지 않는다.
이어, 상기 콘택홀(114)을 갭필(Gap fill)하기 위해, WF6과 H2 또는 SiH4를 반응시켜 텅스텐막(110)을 CVD 방식으로 증착한다.
이때 상기 WF6의 불소(F)는 상기 텅스텐 실리사이드막(108)에 의해 베리어 금속막을 이루는 상기 TiN막(106)과 Ti막(104)으로 유입되는 것이 차단된다. 또한, 상기와 같은 방식을 이용하면, 동일 챔버에서 텅스텐 실리사이드막(108)과 텅스텐막(110)을 형성시킬 수 있다.
도 2c에 도시한 바와 같이, 전면에 CMP 공정을 이용하여 상기 층간 절연막(102) 상부의 텅스텐막(110)과 코발트 실리사이드막(108)과 TiN막(106), Ti막(104)을 차례로 연마하여, 상기 콘택홀(114) 내부에만 텅스텐막(110)과 텅스텐 실리사이드막(108)과 TiN막(106), Ti막(104)을 잔류시키어 본 발명에 의한 콘택 형성 공정을 완료한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택 형성방법은 다음과 같은 효과가 있다.
즉, 상대적으로 극소량의 불소를 함유하는 텅스텐 실리사이드막을 베리어 금속과 텅스텐 사이에 형성시킴으로써, 다량의 불소를 함유하는 텅스텐막으로부터 불소가 베리어 금속으로 유입되는 것을 차단할 수 있다.
따라서 텅스텐막을 증착할 때 WF6 가스, 특히 불소가 베리어 금속인 하부 Ti 막과 반응하여 TiF4 반응물을 만들어 콘택 저항을 증가시키거나 화산(Volcano) 불량을 유발시키는 현상을 방지할 수 있다.
또한, 불소가 Ti 하부의 실리콘(Si)과 반응할 경우 소스나 드레인 영역에서 심각한 접합 누설(Junction leakage)을 유발시키는 것을 방지할 수 있다.

Claims (4)

  1. 반도체 기판상에 층간 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 층간 절연막상에 티타늄막과 질화 티타늄막을 차례로 적층하여 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막이 형성된 실리콘 기판에 열처리 공정을 실시하여 상기 실리콘 기판의 실리콘과 티타늄막의 티타늄을 반응시키어 티타늄 실리사이드막을 형성하는 단계;
    상기 베리어 금속막상에 WF6과 SiH2Cl2 가스를 450 ~ 600℃의 온도에서 주입하여 텅스텐 실리사이드막을 형성하는 단계;
    상기 콘택홀을 포함한 반도체 기판상에 텅스텐막을 형성하는 단계;
    전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 텅스텐막, 텅스텐 실리사이드막, 베리어 금속막이 잔류하도록 연마를 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 약 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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