KR19980057070A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR19980057070A
KR19980057070A KR1019960076340A KR19960076340A KR19980057070A KR 19980057070 A KR19980057070 A KR 19980057070A KR 1019960076340 A KR1019960076340 A KR 1019960076340A KR 19960076340 A KR19960076340 A KR 19960076340A KR 19980057070 A KR19980057070 A KR 19980057070A
Authority
KR
South Korea
Prior art keywords
film
metal
etching
forming
gate electrode
Prior art date
Application number
KR1019960076340A
Other languages
English (en)
Other versions
KR100402242B1 (ko
Inventor
조경수
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019960076340A priority Critical patent/KR100402242B1/ko
Publication of KR19980057070A publication Critical patent/KR19980057070A/ko
Application granted granted Critical
Publication of KR100402242B1 publication Critical patent/KR100402242B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야 반도체 소자 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
플로린기에 의한 GOI 특성의 저하 및 텅스텐 실리사이드막이 떨어져나가는 블루-업 현상을 최소화하기위한 반도체 소자 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판상에 게이트 전극용 폴리실리콘막 패턴을 형성하고, 평탄화 절연막을 형성한 후, 소정의 마스크를 사용한 식각 공정에 의해 소정부위의 게이트 전극용 폴리실리콘막 패턴을 노출시킨 후, 전체구조 상부에 보호용 금속막 및 실리사이드용 금속막을 형성하고, 전면식각하여 폴리사이드 구조의 게이트 전극한 다음, 소정의 마스크를 사용한 식각 공정에 의해 소정부위의 반도체 기판이 노출되는 금속배선 콘택홀을 형성하고, 전체구조 상부에 식각장벽막 및 플러그용 금속막을 형성하고, 전면식각하여 플러그를 형성한 후, 이후의 금속배선 형성 공정을 진행하는 것을 포함해서 이루어진 반도체 소자 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 게이트 전극 및 금속배선 형성 공정에 이용됨.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조 공정 중 실리사이드 구조의 게이트 전극 및 상하부 전도막간의 전기적 연결을 위한 금속배선 형성방법에 관한 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도 1a는 반도체 기판(1)상에 게이트 산화막(2) 및 게이트 전극용 폴리실리콘막(3)을 차례로 형성하고, 상기 게이트 전극용 폴리실리콘막(3) 상부에 WF6가스를 소스(Source)로하여 텅스텐 실리사이드막(4)을 형성한 후, 게이트 전극용 마스크를 사용하여 상기 텅스텐 실리사이드막(4), 케이트 전극용 폴리실리콘막(3) 및 게이트 산화막(2)을 차례로 식각하여 플리사이드 구조의 게이트 전극을 형성한 것을 도시한 것이다.
이어서, 도 1b는 전체구조 상부에 층간 절연막(5)을 형성하여 평탄화하고, 금속배선 콘택홀 형성용 마스크를 사용하여 소정부위의 반도체 기판(1) 및 소정부위의 게이트 전극이 노출되는 금속배선 콘택홀을 형성한 후, 전체구조 상부에 장벽금속막으로 티타늄/티타늄나이트라이드막(6)을 형성한 다음, 전체구조 상부에 알루미늄막(7)을 형성하고, 금속배선 형성용 마스크를 사용하여 상기 알루미늄막(7)을 식각하여 금속배선을 형성한 것을 도시한 것이다.
그러나, 상기와 같은 종래기술에 의해 폴리사이드 구조의 게이트 전극을 형성하게 될 경우 텅스텐 실리사이드막 형성 공정시 소스(Source)로 사용되는 WF6가스의 플로린기(F)가 하부의 게이트 전극용 폴리실리콘막을 통해 게이트 산화막 하부까지 침투하여 게이트 산화막에 크랙(Crack)이 발생하고, 문턱 전압을 변화 시키게되어 GOI(Gate Oxide Integration) 특성을 저하시키거나, 상기 게이트 전극용 폴리실리콘막 상부에 텅스텐 실리사이드막이 떨어져나가거나 들뜨게되는 블루-업(Blow Up) 현상을 야기시키는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 텅스텐 실리사이드막 형성시 플로린기에 의한 GOI 특성의 저하 및 텅스텐 실리사이드막이 떨어져나가는 블루-업 현상에 의한 소자의 전기적 특성이 저하되는 것을 방지하기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자 제조 공정 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12: 게이트 산화막
13 : 게이트 전극용 폴리실리콘막 14 : 열산화막
15 : BPSG막 16, 20 : 티타늄막
17 : 텅스텐 실리사이드막 18 : 텅스텐막
19 : 티타늄/티타늄나이트라이드막 21 : 알루미늄막
22 : 티타늄나이트라이드막
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 게이트 절연막 및 게이트 전극용 폴리실리콘막을 차례로 형성한 후, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 절연막을 선택식각하는 단계, 전체구조 상부에 층간절연막을 형성한 후, 전면식각하여 평탄화하는 단계, 소정의 마스크를 사용하여 상기 층간절연막을 식각하여 소정부위의 게이트 전극용 폴리실리콘막을 노출시키는 단계, 전체구조 상부에 이후의 실리사이드용 금속막 형성 공정시 하부층을 보호하기 위한 보호용 금속막 및 실리사이드용 금속막을 차례로 형성하는 단계, 상기 층간절연막이 노출될때까지 상기 실리사이드용 금속막 및 보호용 금속막을 식각하는 단계, 금속배선 형성용 마스크를 변형한 마스크를 사용하여 상기 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 금속배선 콘택홀을 형성하는단계, 전체구조 상부에 식각장벽막 및 플러그용 금속막을 형성하고, 상기 층간절연막이 드러날때까지 전면식각하는 단계 및 전체구조 상부에 접합층, 금속배선용 금속막 및 비반사층을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도 2a는 반도체 기판(11)상에 게이트 산화막(12) 및 게이트 전극용 폴리실리콘막(13)을 차례로 형성하고, 게이트 전극용 마스크를 사용한 식각 공정에 의해 게이트 전극용 폴리실리콘막(13) 및 게이트 산화막(12)을 선택식각한 후, 상기 게이트 전극용 마스크를 사용한 식각 공정까지 진행된 웨이퍼를 튜브형로에 삽입하고, 열산화하여 웨이퍼 전면에 500Å 내지 3000Å 정도 두께의 열산화막(14)을 형성한 다음, 전체구조 상부에 BPSG(Boro Phospho Silicate Glass; 이하 BPSG라 칭함)막(15)을 형성하고, 상기 튜브형로를 700℃ 내지 900℃ 정도로 과열하여 상기 BPSG막(15)을 플로우시킨 후, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에의해 소정두께의 상기 BPSG막(15)을 연마하여 평탄화한 것을 도시한 것이다.
이어서, 도 2b는 종래의 금속배선 콘택홀 형성용 마스크를 변형하여 게이트전극용 폴리실리콘막만 노출듸는 소정의 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막(13) 상부의 상기 BPSG막(15) 및 열산화막(14)을 선택식각하여 소정부위의 게이트 전극용 폴리실리콘막(13)을 노출듸는 콘택홀을 형성한 후, 전체구조 상부에 이후의 텅스텐 실리사이드막 형성 공정시 상기 텅스텐 실리사이드막 형성 소스(Source)인 WF6가스의 플로린기(F)가 하부의 게이트 전극용 폴리실리콘막(13)에 침투하는 것을 방지하기 위한 보호막으로 제1 티타늄막(16)을 스퍼터링 방식에 의해 1000Å정도의 두께로 형성한 다음, 400℃ 내지 500℃ 정도의 온도범위에서 WF6와SiH2(Cl2)를 반응 소스(Source)로하여 폴리사이드 구조의 게이트 전극 형성을 위한 텅스텐 실리사이드막(17)을 형성하고, 상기 BPSG막(15)이 노출될때까지 상기 텅스텐 실리사이드막(l7)을 화학적 기계적 연마(Chemical Mechanical polishing) 공정에 의해 연마한 것을 도시한 것이다.
이때, 상기 텅스텐 실리사이드막(17)을 상기 게이트 전극용 폴리실리콘막(13)이 노출되는 콘택홀에 매립시키는 공정은 플라즈마 상태의 SF6가스를 사용한 평면식각 공정으로도 가능하다.
한편, 상기 게이트 전극용 폴리실리콘막(13)으로의 WF6가스의 플로린기(F)의 침투를 방지하기 위한 보호막으로 티타늄막 대신 티타늄나이트라이드막 및 금속 실리사이드막을 사용할 수 있다.
마지막으로, 도 2c는 종래의 금속배선 콘택홀 형성용 마스크를 변형한 소정의 마스크를 사용하여 상기 BPSG막(15) 및 열산화막(14)을 선택식각하여 소정부위의 반도체 기판(11)이 노출되는 금속배선 콘택홀을 형성하고, 전체구조 상부에 장벽금속막으로 티타늄/티타늄나이트라이드막(18)을 형성한 후, 전체구조 상부에 텅스텐막(19)을 증착하고, 상기 티타늄/티타늄나이트라이드막(18)이 노출될때까지 화학적 기계적 연마 공정에 의해 전면 에치백한 다음, 전체구조 상부에 접착력 향상막인 제2 티타늄막(20), 금속배선용 재료인 알루미늄막(21) 및 비반사층인 티타늄나이트라이드막(22)을 형성한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 폴리사이드 구조의 게이트 전극 형성시 상부의 텅스텐실리사이드막 형성시 플로린기의 게이트 전극용 폴리실리콘막을 통한 게이트 산화막으로의 침투를 방지할 수 있어 GOI(Gate ○xide Integration) 특성이 저하되는 것을 최소화할 수 있으며, 텅스텐 실리사이드막의 블로우-업(Blow-Up) 현상을 방지할 수 있다.

Claims (14)

  1. 반도체 기판상에 게이트 절연막 및 게이트 전극용 폴리실리콘막을 차례로 형성한 후, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 절연막을 선택식각하는 단계, 전체구조 상부에 층간절연막을 힝성한 후, 전면식각하여 평탄화하는 단계, 소정의 마스크를 사용하여 상기 층간절연막을 식각하여 소정부위의 게이트 전극용 폴리실리콘막을 노출시키는 단계, 전체구조 상부에 이후의 실리사이드용 금속막 형성 공정시 하부층을 보호하기 위한 보호용 금속막 및 실리사이드용 금속막을 차례로 형성하는 단계, 상기 층간절연막이 노출될때까지 상기 실리사이드용 금속막 및 보호용 금속막을 전면식각하는 단계, 금속배선 형성용 마스크를 변형한 마스크를 사용하여 상기 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 금속배선 콘택홀을 형성하는 단계, 전체구조 상부에 식각장벽막 및 플러그용 금속막을 형성하고, 상기 층간절연막이 드러날때까지 전면식각하는 단계; 및 전체구조 상부에 접합층, 금속배선용 금속막 및 비반사층을 차례로 형성하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 층간절연막은 열산화막 및 BPSG막이 차례로 적층된 막인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서, 상기 열산화막은 튜브형 반응로에서 500Å 내지 3000Å 정도의 두께로 성장 시키는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서, 상기 BPSG막은 증착한 후, 700℃ 내지 900℃ 정도의 온도범위의 튜브형 반응로에서 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 보호용 금속막은 티타늄막, 티타늄나이트라이드막 또는 금속 실리사이드막 중 어느 한 막인 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서, 상기 실리사이드용 금속막은 400℃ 내지 500℃ 정도의 온도범위에서 WF6가스와 SiH2(Cl)2가스를 반응 소스로하여 형성한 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서, 상기 식각장벽막은 티타늄막과 티타늄나이트라이드막이 차례로 적층된 막인 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서, 상기 플러그용 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서, 상기 접합층은 티타늄막인 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제1항에 있어서, 상기 금속배선용 금속막은 알루미늄막인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제1항에 있어서, 상기 비반사층은 티타늄나이트라이드막인 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제1항 또는 제4항에 있어서, 상기 층간절연막의 평탄화를 위한 전면식각은 화학적 기계적 연마 공정에 의해 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제1항에 있어서, 상기 실리사이드용 금속막 및 보호용 금속막의 전면식각은 화학적 기계적 연마 공정에 의해 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제1항에 있어서, 상기 식각장벽막 및 플러그용 금속막의 전면식각은 화학적 기계적 연마 공정에 의해 진행되는 것을 특징으로 하는 반도체 소자 제조방법.
KR1019960076340A 1996-12-30 1996-12-30 반도체 소자 제조방법 KR100402242B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960076340A KR100402242B1 (ko) 1996-12-30 1996-12-30 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960076340A KR100402242B1 (ko) 1996-12-30 1996-12-30 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR19980057070A true KR19980057070A (ko) 1998-09-25
KR100402242B1 KR100402242B1 (ko) 2004-03-18

Family

ID=37422451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960076340A KR100402242B1 (ko) 1996-12-30 1996-12-30 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100402242B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477811B1 (ko) * 1998-12-30 2005-06-08 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100617049B1 (ko) * 2004-12-21 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 콘택 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702007B2 (ja) * 1991-07-23 1998-01-21 シャープ株式会社 半導体装置の製造方法
US5612253A (en) * 1995-01-31 1997-03-18 Advanced Micro Devices, Inc. Method for forming ordered titanium nitride and titanium silicide upon a semiconductor wafer using a three-step anneal process
KR0151038B1 (ko) * 1995-05-09 1998-12-01 김광호 반도체장치의 폴리사이드 콘택 및 그 형성방법
JPH08316320A (ja) * 1995-05-22 1996-11-29 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477811B1 (ko) * 1998-12-30 2005-06-08 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100617049B1 (ko) * 2004-12-21 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 콘택 형성방법

Also Published As

Publication number Publication date
KR100402242B1 (ko) 2004-03-18

Similar Documents

Publication Publication Date Title
US6614098B1 (en) Semiconductor devices and fabrication thereof
JP2001319928A (ja) 半導体集積回路装置およびその製造方法
US6433433B1 (en) Semiconductor device with misaligned via hole
KR100382539B1 (ko) 반도체소자의 전극 보호막 형성방법
US6686286B2 (en) Method for forming a borderless contact of a semiconductor device
KR100396889B1 (ko) 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
US20030036254A1 (en) Semiconductor processing methods, and semiconductor assemblies
KR100402242B1 (ko) 반도체 소자 제조방법
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US6225216B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6806208B2 (en) Semiconductor device structured to prevent oxide damage during HDP CVD
KR100443148B1 (ko) 반도체소자의 제조방법
KR100328826B1 (ko) 반도체 소자의 배선형성방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100578230B1 (ko) 듀얼다마신공정을 이용한 비트라인 형성 방법
KR20020002608A (ko) 반도체소자의 비트라인 형성 방법
KR20050073050A (ko) 반도체 소자의 제조방법
KR100259169B1 (ko) 반도체 소자 및 그의 제조방법
KR100317330B1 (ko) 반도체 소자 제조방법
KR100881749B1 (ko) 반도체 소자의 제조 방법
KR100256232B1 (ko) 반도체소자의층간절연막형성방법
KR20000031041A (ko) 반도체 장치의 적층플러그 형성 방법
KR20020002602A (ko) 반도체소자의 비트라인 형성 방법
KR20020002538A (ko) 반도체소자의 콘택플러그 형성 방법
JP2001156169A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee