KR100259169B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 폴리사이드 구조의 게이트 전극을 갖는 반도체 소자 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 게이트 전극은 폴리실리콘층, 장벽 금속층 및 금속 실리사이드층이 차례로 적층된 패턴으로, 상기 장벽 금속층이 상기 금속 실리사이드 패턴의 하부와 양측벽을 감싸안는 형태이다.

Description

반도체 소자 및 그의 제조 방법
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 폴리사이드 게이트 전극을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화되고 그 크기가 축소됨에 따라, 우수한 동작 특성을 위해서는 게이트 전극 및 금속 배선의 저항의 감소가 중요하다. 이와 같이, 반도체 소자의 게이트 전극과 금속 배선 사이의 저항을 낮추기 위하여 여러 가지 방법이 연구되고 있다.
반도체 소자의 게이트 전극의 경우, 폴리실리콘 대신 저항이 낮고 경제성이 있는 알루미늄으로 대체할 수 있으나 낮은 공융점으로 인해 후속 공정을 500℃ 이하에서 진행하여야 하는 문제가 있다.
따라서, 일반적으로 도핑된 폴리실리콘층상에 저항값이 낮은 고융점 금속 실리사이드층을 적층하여 다층 구조의 게이트 전극층을 형성한다. 이러한 다층 구조를 폴리사이드(Polycide)라고 한다.
도 1은 폴리사이드 전극을 갖는 종래의 반도체 소자를 나타내는 단면도로, 게이트 전극을 패터닝한 공정 단계까지 진행된 상태의 단면도를 나타낸다. 반도체 기판(100)상에 게이트 절연층(110)이 형성되어 있으며, 이 게이트 절연층상의 소정 영역에 도핑된 폴리실리콘층(120)과 금속 실리사이드층(130)으로 구성된 폴리사이드 게이트 전극이 형성되어 있다. 또한, 폴리사이드 게이트 전극 상부에 난반사 방지막(140)이 형성되어 있다.
그러나, 폴리사이드 게이트 전극을 패터닝하는 경우, 먼저 금속 실리사이드층을 식각하기 위하여 SF6/Cl2/HBr 가스를 사용하는데, SF6의 영향으로 하부의 폴리실리콘층의 일부가 식각되는 문제가 있다. 따라서, 금속 실리사이드층의 식각한 다음, Cl2/He 가스를 사용하여 폴리실리콘층을 식각하는 경우 폴리실리콘층에 언더컷(Undercut) 현상이 발생하는 문제가 있다.
또한, 반도체 소자의 고집적화에 의해 그 크기의 축소가 요구됨에도 불구하고, 장비상의 한계로 인하여 임계 치수 이하의 게이트 선폭을 구현하기 어려운 문제가 있다.
따라서, 본 발명은 폴리사이드 게이트 전극 형성시 발생되는 언더컷 현상을 제거하고, 또한 노광 장비의 임계 치수 이하의 게이트 선폭을 구현하는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 폴리사이드 전극을 갖는 반도체 소자를 나타내는 단면도.
도 2는 본 발명에 따른 폴리사이드 전극을 갖는 반도체 소자를 나타내는 단면도.
도 3a 내지 도 3f는 본 발명에 따른 폴리사이드 게이트 전극을 갖는 반도체 소자의 제조 방법을 나타내는 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
100, 200, 300: 반도체 기판 110, 310, 210: 게이트 절연층
120, 220, 320: 폴리실리콘층 130, 240, 370, 410: 실리사이드층
140: 난반사 방지막 330: 티이오에스층
350, 400: 스페이서 230, 360: 티타늄 질화막
390a, 390b: 접합 영역
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 전극은 폴리실리콘층, 장벽 금속층 및 금속 실리사이드층이 차례로 적층된 패턴으로, 상기 장벽 금속층이 상기 금속 실리사이드 패턴의 하부와 양측벽을 감싸안는 형태의 상기 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법으로서, 반도체 기판상에 게이트 절연층과 폴리실리콘층을 차례로 형성한다. 그런 다음, 상기 전체 구조상에 제 1 절연층을 형성하고, 사진 식각 공정을 통하여 소정 영역의 상기 제 1 절연층을 과도 식각하여 소정 두께의 상기 폴리실리콘층을 식각함으로써, 상기 폴리실리콘층에 요홈을 형성한다. 이어서, 상기 전체 구조상에 제 2 절연층을 증착한 다음, 전면성 식각하여 상기 폴리실리콘층의 요홈의 측벽에 스페이서를 형성하고, 그 결과물상에 장벽 금속층 및 금속 실리사이드층을 차례로 증착한다. 계속해서, 상기 제 1 절연층이 노출되도록 상기 금속 실리사이드층과 장벽 금속층을 화학적 기계적 연마한 다음, 등방성 식각 공정으로 상기 제 1 절연층과 상기 스페이서를 제거한다. 마지막으로, 결과적으로 형성된 상기 장벽 금속층이 상기 금속 실리사이드층으 하부와 양측면을 감싸안는 형태의 패턴을 식각 마스크로하여 하부의 상기 폴리실리콘층을 식각함으로써, 반도체 소자의 게이트 전극을 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명에 따른 반도체 소자의 게이트 전극은, 도 2에 도시된 바와 같이, 반도체 기판(200)의 게이트 절연층(210)상에 폴리실리콘층(220), 티타늄 질화막(230) 및 텅스텐 실리사이드층(240)이 차례로 적층된 패턴으로, 티타늄 질화막이 상기 텅스텐 실리사이드 패턴의 하부와 양측벽을 감싸안는 형태이다,
도 3a 내지 도 3f는 본 발명에 따른 폴리사이드 게이트 전극을 갖는 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 3a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 반도체 기판(300)의 소정 영역상에 게이트 절연층(310), 폴리실리콘층(320) 및 티이오에스(TEOS, Tetra-Ethyl-Ortho-Silicate)층(330)을 차례로 형성한다. 이 때, 각각의 층은 약 100Å, 약 1,500∼2,500Å 및 약 2,000∼3,000Å 정도의 두께로 형성한다. 그런 다음, 사진 식각 공정을 통하여 게이트 전극이 형성될 소정 영역의 티이오에스층(330)을 식각해 내되, 과도 식각하여 폴리실리콘층에 요홈(340)을 형성한다. 이 식각되는 폴리실리콘층의 두께는, 즉 요홈의 깊이는 약 500∼1,000Å 정도가 되게 한다. 이어서, 문턱 전압을 조절하기 위하여 불순물 이온 주입 공정을 실시한다.
계속해서, 도 3b에 도시된 바와 같이, 전체 구조상에 약 1,500∼3,000Å 두께의 절연층을 증착한 다음, 전면성 식각하여 티이오에스층과 폴리실리콘층의 요홈(340)의 측벽에 제 1 스페이서(350)를 형성한다. 그런 다음, 약 300∼700Å의 티타늄 질화막(TiN)(360)과 약 3,000∼5,000Å의 텅스텐 실리사이드층(370)을 증착한다. 여기서, 티타늄 질화막(360)을 형성하는 이유는 티이오에스층(330)과 제 1 스페이서(350)상에 텅스텐 실리사이드층(370)의 증착이 매우 어렵기 때문에 산화막과 같은 절연막에 증착이 잘 되는 티타늄 질화막(360)을 형성하고, 그 상부에 텅스텐 실리사이드층을 증착하여 텅스텐 실리사이드층(370)의 부착력을 향상시킨다.
이어서, 도 3c에 도시된 바와 같이, 티이오에스층(330)이 충분히 노출되도록 화학적 기계적 연마 공정을 진행하여, 전체 구조의 상부를 평탄화한다.
그런 다음, 도 3d에 도시된 바와 같이, 노출된 티이오에스층(330)과 제 1 스페이서(350)를 등방성 식각하여 제거한다.
이와 같이, 티타늄 질화막(360)이 텅스텐 실리사이드층(370)의 하부와 양측벽을 감싸안는 각진 ∪-형태의 게이트 패턴(380)을 식각 마스크로 하여, Cl2/He 가스를 사용하여 노출된 폴리실리콘층(320)을 식각한다. 그 결과적인 구조는 도 3e에 도시된 바와 같다.
따라서, 상기와 같이 제 1 스페이서와 게이트 패턴을 이용하여 반도체 소자의 게이트 전극을 형성함으로써, 임계 치수 이하의 게이트 전극 패턴을 형성할 수 있다. 또한, 티타늄 질화막을 사용하여 텅스텐 실리사이드층에서 폴리실리콘층으로 가해지는 스트레스를 완화시킬 수 있기 때문에 폴리실리콘층의 두께를 상대적으로 줄일 수 있게 된다. 이로 인하여 게이트 전극의 비저항을 낮춰 고속 구동이 가능하다.
마지막으로, 도 3f에 도시된 바와 같이, 이온 주입 공정을 통하여 게이트 전극의 양측면의 반도체 기판(300)에 저농도 접합 영역(390a)을 형성한다. 그런 다음, 전체 구조 상부에 약 1,000∼3,000Å 정도의 티이오에스층을 증착한 다음, CF4/CHF3가스를 사용하여 전면성 식각함으로써 게이트 전극의 측면에 제 2 스페이서(400)를 형성한다. 이어서, 이온 주입 공정을 통하여 저농도 접합 영역(390a)에 고농도 접합 영역(390b)을 형성하여 LDD(Lightly doped drain) 구조의 접합 영역을 완성한다.
계속해서, 전체 구조상에 스퍼터링 방법을 이용하여 코발트 박막을 약 300∼700Å 정도 증착하고 약 150℃에서 100℃/sec의 온도 상승비를 유지하면서 약 750℃ 정도에 도달하게 한다. 그런 다음, 약 30초 동안 질소 분위기에서 열처리를 하여 폴리사이드 게이트 전극 상부와 접합층상에 코발트 실리사이드층(410)을 형성한다. 계속해서, 미반응된 코발트 박막은 H2O2, H2O 및 NH4OH의 혼합 용액으로 제거한다.
게이트 전극의 텅스텐 실리사이드층과 코발트 박막의 계면에서 실리사이드화 반응으로 CoSiW의 합금막이 형성되어 게이트 전극의 면저항을 충분히 낮출 수 있다.
이상에서 설명한 바와 같이, 스페이서와 금속 실리사이드층으로 형성된 게이트 패턴을 식각 마스크로 이용하여 하부의 폴리실리콘층을 식각함으로써 임계 치수 이하의 게이트 전극을 형성할 수 있다.
그리고, 티타늄 질화막과 같은 장벽 금속층을 사용하여 폴리실리콘층의 두께를 줄임으로써 게이트 전극의 비저항을 감소시켜 고속 동작을 구현할 수 있다.
또한, 살리사이드 공정을 통하여 접합 영역상에 코발트 실리사이드층을 형성하고, 게이트 전극의 텅스텐 실리사이드층상에 CoSiW의 합금막을 형성함으로써 면저항을 낮춰 고속 동작을 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (15)

  1. 반도체 소자의 게이트 전극은 폴리실리콘층, 장벽 금속층 및 금속 실리사이드층이 차례로 적층된 패턴으로, 상기 장벽 금속층이 상기 금속 실리사이드 패턴의 하부와 양측벽을 감싸안는 형태의 상기 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 장벽 금속층은 티타늄 질화막인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서, 상기 금속 실리사이드층은 텅스텐 실리사이드층인 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판상에 게이트 절연층과 폴리실리콘층을 차례로 형성하는 단계;
    상기 전체 구조상에 제 1 절연층을 형성하는 단계;
    사진 식각 공정을 통하여 소정 영역의 상기 제 1 절연층을 과도 식각하여 상기 폴리실리콘층을 소정 두께 식각함으로써, 상기 폴리실리콘층에 요홈을 형성하는 단계;
    상기 전체 구조상에 제 2 절연층을 증착한 다음, 전면성 식각하여 상기 폴리실리콘층의 요홈의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 결과물상에 장벽 금속층 및 제 1 금속 실리사이드층을 차례로 증착하는 단계;
    상기 제 1 절연층이 노출되도록, 화학적 기계적 연마 공정을 이용하여 상기 제 1 금속 실리사이드층과 상기 장벽 금속층을 차례로 연마하는 단계;
    등방성 식각 공정으로 상기 제 1 절연층과 상기 제 1 스페이서를 제거하는 단계;및
    결과적으로 상기 장벽 금속층이 상기 제 1 금속 실리사이드층의 하부와 양측면을 감싸안는 형태로 형성된 패턴을 식각 마스크로하여 하부의 상기 폴리실리콘층을 식각함으로써, 반도체 소자의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서, 상기 결과물상에 이온 주입 공정을 통하여 상기 게이트 전극 측면의 상기 반도체 기판에 저농도 접합 영역을 형성하는 단계;
    상기 전체 구조상에 제 3 절연층을 증착한 다음, 상기 제 3 절연층을 전면성 식각하여 상기 게이트 전극의 양측벽에 제 2 스페이서를 형성하는 단계;
    이온 주입 공정을 통하여, 상기 저농도 접합 영역에 고농도 접합 영역을 형성하는 단계;
    상기 전체 구조상에 금속층을 형성하는 단계;
    상기 결과물을 열공정을 진행하여, 상기 제 1 금속 실리사이드층 및 상기 고농도 접합 영역상에 제 2 금속 실리사이드층을 형성하는 단계;및
    미반응된 상기 금속층을 제거하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서, 상기 금속층은 코발트층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서, 상기 코발트층의 두께는 약 300 내지 700Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5항 또는 제 6항에 있어서, 상기 코발트층을 약 150℃에서 100℃/sec의 온도 상승비를 유지하면서 약 750℃ 정도에 도달하게 한 다음, 약 30초 동안 질소 분위기에서 열공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 5항 또는 제 8항에 있어서, 미반응된 상기 코발트층은 H2O2, H2O 및 NH4OH의 혼합 용액으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 4항에 있어서, 상기 폴리실리콘층에 요홈을 형성하는 단계와 상기 제 2 절연층을 증착하는 단계 사이에 문턱 전압을 조절하기 위한 불순물 이온 주입 공정의 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 4항에 있어서, 상기 폴리실리콘층의 증착 두께는 약 1,500 내지 2,500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 4항에 있어서, 상기 요홈의 깊이는 약 500 내지 1,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 4항에 있어서, 상기 제 1 절연층은 티이오에스(TEOS)층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 4항에 있어서, 상기 장벽 금속층은 티타늄 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 4항에 있어서, 상기 제 1 금속 실리사이드층은 텅스텐 실리사이드층인 것을 특징으로 하는 반도체 소자의 제조 방법.
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