JPH11121621A - 自己整列コンタクトホール形成方法 - Google Patents
自己整列コンタクトホール形成方法Info
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- JPH11121621A JPH11121621A JP10123695A JP12369598A JPH11121621A JP H11121621 A JPH11121621 A JP H11121621A JP 10123695 A JP10123695 A JP 10123695A JP 12369598 A JP12369598 A JP 12369598A JP H11121621 A JPH11121621 A JP H11121621A
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 40
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 23
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract 2
- 239000010410 layer Substances 0.000 claims description 74
- 239000004065 semiconductor Substances 0.000 claims description 43
- 239000011229 interlayer Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910001882 dioxygen Inorganic materials 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910000077 silane Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 178
- 230000002265 prevention Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】 （修正有）
【課題】 自己整列コンタクトホールを形成する方法を
提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２３を
形成し、ゲート酸化膜の所定領域上にキャッピング絶縁
膜パターン２７及びスペーサ３１で囲まれた導電膜パタ
ーン２５を形成する。そして、ゲートパターン２９間の
半導体基板表面に窒素が含まれたガスを使用するプラズ
マ処理工程またはアンモニアガス雰囲気で施す熱処理工
程を利用し窒化膜３３を形成することを特徴とする。こ
れにより、窒化膜が形成された結果物全面に均一した厚
さを持つ蝕刻阻止膜３５を形成できることはもちろん、
蝕刻阻止膜上に高密度プラズマＣＶＤ酸化膜３７を形成
する時蝕刻阻止膜が浮き上がる現象を抑制させることが
できる。
提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２３を
形成し、ゲート酸化膜の所定領域上にキャッピング絶縁
膜パターン２７及びスペーサ３１で囲まれた導電膜パタ
ーン２５を形成する。そして、ゲートパターン２９間の
半導体基板表面に窒素が含まれたガスを使用するプラズ
マ処理工程またはアンモニアガス雰囲気で施す熱処理工
程を利用し窒化膜３３を形成することを特徴とする。こ
れにより、窒化膜が形成された結果物全面に均一した厚
さを持つ蝕刻阻止膜３５を形成できることはもちろん、
蝕刻阻止膜上に高密度プラズマＣＶＤ酸化膜３７を形成
する時蝕刻阻止膜が浮き上がる現象を抑制させることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に自己整列コンタクトホール（ｓｅｌｆ−
ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｈｏｌｅ）形成方法
に関する。
法に係り、特に自己整列コンタクトホール（ｓｅｌｆ−
ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｈｏｌｅ）形成方法
に関する。
【０００２】
【従来の技術】半導体素子の集積度が増えるにつれ配線
の幅及び間隔は益々小さくなっている。これに伴い、相
互平行するように形成された配線間にコンタクトホール
を形成する場合に工程余裕度、例えば、フォト工程での
整列余裕度が減少し、コンタクト不良が発生しやすい。
最近、高集積半導体素子のコンタクトホールを形成する
方法として、整列余裕度を改善させることができる自己
整列コンタクトホールを形成する方法が提案されたこと
がある。
の幅及び間隔は益々小さくなっている。これに伴い、相
互平行するように形成された配線間にコンタクトホール
を形成する場合に工程余裕度、例えば、フォト工程での
整列余裕度が減少し、コンタクト不良が発生しやすい。
最近、高集積半導体素子のコンタクトホールを形成する
方法として、整列余裕度を改善させることができる自己
整列コンタクトホールを形成する方法が提案されたこと
がある。
【０００３】図１ないし図３は従来の自己整列コンタク
トホールを形成する方法を説明するための断面図であ
る。図１はゲートパターン９を形成する段階を説明する
ための断面図である。まず、半導体基板１、例えば、シ
リコン基板上にゲート酸化膜３を形成する。次に、前記
ゲート酸化膜３上に導電膜及びキャッピング絶縁膜を順
に形成する。前記導電膜はドーピングされたポリシリコ
ン膜またはポリサイド膜で形成し、前記キャッピング絶
縁膜はシリコン窒化膜で形成する。
トホールを形成する方法を説明するための断面図であ
る。図１はゲートパターン９を形成する段階を説明する
ための断面図である。まず、半導体基板１、例えば、シ
リコン基板上にゲート酸化膜３を形成する。次に、前記
ゲート酸化膜３上に導電膜及びキャッピング絶縁膜を順
に形成する。前記導電膜はドーピングされたポリシリコ
ン膜またはポリサイド膜で形成し、前記キャッピング絶
縁膜はシリコン窒化膜で形成する。
【０００４】続いて、前記キャッピング絶縁膜及び導電
膜を連続的にパターニングし、ゲート酸化膜３の所定領
域上に相互所定の間隔を維持して平行するゲートパター
ン９を形成する。それぞれのゲートパターン９は導電膜
パターン５及びキャッピング絶縁膜パターン７が順に積
層された構造を持つ。前記導電膜パターン５はゲート電
極の役割をする。
膜を連続的にパターニングし、ゲート酸化膜３の所定領
域上に相互所定の間隔を維持して平行するゲートパター
ン９を形成する。それぞれのゲートパターン９は導電膜
パターン５及びキャッピング絶縁膜パターン７が順に積
層された構造を持つ。前記導電膜パターン５はゲート電
極の役割をする。
【０００５】図２はスペーサ１１及び蝕刻阻止膜１３を
形成する段階を説明するための断面図である。具体的に
説明すれば、前記ゲートパターン９が形成された結果物
全面にシリコン窒化膜を形成し、次に、前記シリコン窒
化膜を異方性蝕刻しゲートパターン９側壁にスペーサ１
１を形成する。この時、ゲートパターン９間のゲート酸
化膜３も蝕刻され、半導体基板１が露出させることもで
きる。
形成する段階を説明するための断面図である。具体的に
説明すれば、前記ゲートパターン９が形成された結果物
全面にシリコン窒化膜を形成し、次に、前記シリコン窒
化膜を異方性蝕刻しゲートパターン９側壁にスペーサ１
１を形成する。この時、ゲートパターン９間のゲート酸
化膜３も蝕刻され、半導体基板１が露出させることもで
きる。
【０００６】続いて、前記スペーサ１１が形成された結
果物全面に蝕刻阻止膜１３、例えば、ＣＶＤ工程による
シリコン窒化膜を形成する。前記蝕刻阻止膜１３は７０
Åないし１５０Å程度の薄厚で形成することが望まし
い。シリコン窒化膜は下部層の種によって蒸着される厚
さが違う。言い換えれば、シリコン窒化膜で形成された
キャッピング絶縁膜パターン７及びスペーサ１１上に形
成されるシリコン窒化膜は正常的な厚さＴ２を見せる反
面、酸化膜またはシリコン基板上に形成されるシリコン
窒化膜は前記厚さＴ２より薄厚Ｔ１を見せる。
果物全面に蝕刻阻止膜１３、例えば、ＣＶＤ工程による
シリコン窒化膜を形成する。前記蝕刻阻止膜１３は７０
Åないし１５０Å程度の薄厚で形成することが望まし
い。シリコン窒化膜は下部層の種によって蒸着される厚
さが違う。言い換えれば、シリコン窒化膜で形成された
キャッピング絶縁膜パターン７及びスペーサ１１上に形
成されるシリコン窒化膜は正常的な厚さＴ２を見せる反
面、酸化膜またはシリコン基板上に形成されるシリコン
窒化膜は前記厚さＴ２より薄厚Ｔ１を見せる。
【０００７】したがって、前記蝕刻阻止膜１３をシリコ
ン窒化膜で形成すれば、ゲートパターン９間の半導体基
板１上に数十Åの薄い蝕刻阻止膜１３が形成されること
になる。
ン窒化膜で形成すれば、ゲートパターン９間の半導体基
板１上に数十Åの薄い蝕刻阻止膜１３が形成されること
になる。
【０００８】図３は層間絶縁膜１５を形成する段階を説
明するための断面図である。詳細に説明すれば、前記蝕
刻阻止膜１３上に凹部を充填する特性が優秀な層間絶縁
膜１５、例えば高密度プラズマＣＶＤ酸化膜を形成す
る。この時、前記高密度プラズマＣＶＤ酸化膜は半導体
基板１にバイアスを加えた状態で形成されるので、プラ
ズマイオン及び電子が蝕刻阻止膜１３及び半導体基板１
間の界面に捕獲され、薄い厚さＴ１を持つ蝕刻阻止膜１
３、特に広い領域Ａにわたって薄い厚さＴ１で形成され
た蝕刻阻止膜１３が浮き上がる現象が発生する。
明するための断面図である。詳細に説明すれば、前記蝕
刻阻止膜１３上に凹部を充填する特性が優秀な層間絶縁
膜１５、例えば高密度プラズマＣＶＤ酸化膜を形成す
る。この時、前記高密度プラズマＣＶＤ酸化膜は半導体
基板１にバイアスを加えた状態で形成されるので、プラ
ズマイオン及び電子が蝕刻阻止膜１３及び半導体基板１
間の界面に捕獲され、薄い厚さＴ１を持つ蝕刻阻止膜１
３、特に広い領域Ａにわたって薄い厚さＴ１で形成され
た蝕刻阻止膜１３が浮き上がる現象が発生する。
【０００９】続いて、図示しなかったが前記層間絶縁膜
１５を平坦化させた次に、平坦化された層間絶縁膜をパ
ターニングし、ゲートパターン９間の蝕刻阻止膜１３を
露出させる。そして、前記露出された蝕刻阻止膜１３を
蝕刻し、ゲートパターン９間の半導体基板１を露出させ
る自己整列コンタクトホールを形成する。
１５を平坦化させた次に、平坦化された層間絶縁膜をパ
ターニングし、ゲートパターン９間の蝕刻阻止膜１３を
露出させる。そして、前記露出された蝕刻阻止膜１３を
蝕刻し、ゲートパターン９間の半導体基板１を露出させ
る自己整列コンタクトホールを形成する。
【００１０】前述したように、従来の技術によれば、層
間絶縁膜を形成する時蝕刻阻止膜が浮き上がる現象が発
生する。これに伴い、自己整列コンタクトホールまたは
後続の金属コンタクトホールを形成する時、前記浮き上
がった蝕刻阻止膜に起因する粒子及び非正常的なパター
ンが誘発される。
間絶縁膜を形成する時蝕刻阻止膜が浮き上がる現象が発
生する。これに伴い、自己整列コンタクトホールまたは
後続の金属コンタクトホールを形成する時、前記浮き上
がった蝕刻阻止膜に起因する粒子及び非正常的なパター
ンが誘発される。
【００１１】
【発明が解決しようとする課題】本発明の目的は、蝕刻
阻止膜が浮き上がる現象を取り除くことができる自己整
列コンタクトホール形成方法を提供することにある。
阻止膜が浮き上がる現象を取り除くことができる自己整
列コンタクトホール形成方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は半導体基板上にゲート酸化膜を形成する。
次に、前記ゲート酸化膜の所定領域上に相互平行する複
数のゲートパターンを形成する。前記それぞれのゲート
パターンは順に積層された導電膜パターン及びキャッピ
ング絶縁膜パターンで構成される。前記導電膜パターン
はドーピングされたポリシリコン膜またはポリサイド膜
で形成することが望ましく、前記キャッピング絶縁膜パ
ターンはシリコン窒化膜で形成することが望ましい。こ
こで、前記導電膜パターンはゲート電極の役割をする。
め、本発明は半導体基板上にゲート酸化膜を形成する。
次に、前記ゲート酸化膜の所定領域上に相互平行する複
数のゲートパターンを形成する。前記それぞれのゲート
パターンは順に積層された導電膜パターン及びキャッピ
ング絶縁膜パターンで構成される。前記導電膜パターン
はドーピングされたポリシリコン膜またはポリサイド膜
で形成することが望ましく、前記キャッピング絶縁膜パ
ターンはシリコン窒化膜で形成することが望ましい。こ
こで、前記導電膜パターンはゲート電極の役割をする。
【００１３】前記複数のゲートパターンが形成された結
果物全面にシリコン窒化膜を形成し、これを異方性蝕刻
してゲートパターン側壁にスペーサを形成する。このよ
うにスペーサを形成すれば、ゲート電極に該当する導電
膜パターンは、キャッピング絶縁膜パターン及びスペー
サによって完全に囲まれる。そして、スペーサを形成す
るための異方性蝕刻工程を施せば、過度蝕刻によってゲ
ートパターン間のゲート酸化膜が追加で蝕刻され、初期
のゲート酸化膜より薄い酸化膜が残存したり、半導体基
板が露出されることもある。前記スペーサを形成すれ
ば、半導体基板表面に蝕刻損傷が加えられる。したがっ
て、スペーサが形成された結果物を所定の温度で熱酸化
させ、前記蝕刻損傷を取り除くことはもちろん、ゲート
パターン間の半導体基板表面に薄い熱酸化膜を形成す
る。前記薄い熱酸化膜をスクリーン酸化膜として使用
し、ゲートパターン間の半導体基板に不純物を注入する
ことによってソース／ドレーン領域を形成する。
果物全面にシリコン窒化膜を形成し、これを異方性蝕刻
してゲートパターン側壁にスペーサを形成する。このよ
うにスペーサを形成すれば、ゲート電極に該当する導電
膜パターンは、キャッピング絶縁膜パターン及びスペー
サによって完全に囲まれる。そして、スペーサを形成す
るための異方性蝕刻工程を施せば、過度蝕刻によってゲ
ートパターン間のゲート酸化膜が追加で蝕刻され、初期
のゲート酸化膜より薄い酸化膜が残存したり、半導体基
板が露出されることもある。前記スペーサを形成すれ
ば、半導体基板表面に蝕刻損傷が加えられる。したがっ
て、スペーサが形成された結果物を所定の温度で熱酸化
させ、前記蝕刻損傷を取り除くことはもちろん、ゲート
パターン間の半導体基板表面に薄い熱酸化膜を形成す
る。前記薄い熱酸化膜をスクリーン酸化膜として使用
し、ゲートパターン間の半導体基板に不純物を注入する
ことによってソース／ドレーン領域を形成する。
【００１４】そして、ソース／ドレーン領域が形成され
た結果物の表面を洗浄する。この時、前記ゲートパター
ン間に形成された薄い熱酸化膜もまた蝕刻される。した
がって、ゲートパターン間の半導体基板が露出された
り、前記薄い熱酸化膜の一部が残存できる。次に、前記
表面洗浄が完了した結果物を窒素ガス及びアンモニアガ
スを使用するプラズマに露出させ、前記ゲートパターン
間に残存する熱酸化膜または露出された半導体基板表面
に窒化膜を形成する。前記窒化膜はプラズマ工程の代り
に７００℃ないし１０００℃の温度及びアンモニアガス
雰囲気で施す熱処理工程で形成することもある。
た結果物の表面を洗浄する。この時、前記ゲートパター
ン間に形成された薄い熱酸化膜もまた蝕刻される。した
がって、ゲートパターン間の半導体基板が露出された
り、前記薄い熱酸化膜の一部が残存できる。次に、前記
表面洗浄が完了した結果物を窒素ガス及びアンモニアガ
スを使用するプラズマに露出させ、前記ゲートパターン
間に残存する熱酸化膜または露出された半導体基板表面
に窒化膜を形成する。前記窒化膜はプラズマ工程の代り
に７００℃ないし１０００℃の温度及びアンモニアガス
雰囲気で施す熱処理工程で形成することもある。
【００１５】前記窒化膜が形成された結果物全面に蝕刻
阻止膜を形成する。前記蝕刻阻止膜は後続工程で形成さ
れる層間絶縁膜、すなわち、酸化膜に対し蝕刻選択比が
高い物質膜、例えば、シリコン窒化膜で形成することが
望ましい。この時、前記蝕刻阻止膜は７０Åないし１５
０Åの厚さで薄く形成することが望ましい。前述したよ
うに、ゲートパターン間に窒化膜を形成した後に蝕刻阻
止膜を形成すれば、窒化膜上に蒸着される蝕刻阻止膜が
ゲートパターン表面及びスペーサ表面に蒸着される蝕刻
阻止膜と同一な厚さで形成される。したがって、ゲート
パターン間に一定厚さを持つ蝕刻阻止膜を形成するた
め、スペーサ及びゲートパターン上に必要以上に厚い蝕
刻阻止膜を形成しなくても良い。
阻止膜を形成する。前記蝕刻阻止膜は後続工程で形成さ
れる層間絶縁膜、すなわち、酸化膜に対し蝕刻選択比が
高い物質膜、例えば、シリコン窒化膜で形成することが
望ましい。この時、前記蝕刻阻止膜は７０Åないし１５
０Åの厚さで薄く形成することが望ましい。前述したよ
うに、ゲートパターン間に窒化膜を形成した後に蝕刻阻
止膜を形成すれば、窒化膜上に蒸着される蝕刻阻止膜が
ゲートパターン表面及びスペーサ表面に蒸着される蝕刻
阻止膜と同一な厚さで形成される。したがって、ゲート
パターン間に一定厚さを持つ蝕刻阻止膜を形成するた
め、スペーサ及びゲートパターン上に必要以上に厚い蝕
刻阻止膜を形成しなくても良い。
【００１６】続いて、前記蝕刻阻止膜が形成された結果
物全面に層間絶縁膜、例えば、前記蝕刻阻止膜に対し蝕
刻選択比が高い高密度プラズマＣＶＤ酸化膜を形成す
る。この時、前記ゲートパターン間の半導体基板上部に
形成された蝕刻阻止膜は一定厚さを維持するので窒化膜
と蝕刻阻止膜は安定した接着状態を維持する。そして、
前記高密度プラズマＣＶＤ酸化膜は高いアスペクト比率
を持つ凹部を充填する特性が優秀である。したがって、
前記ゲートパターン間の領域を完全に充填する層間絶縁
膜が形成される。続いて、前記層間絶縁膜をパターニン
グし、前記ゲートパターン間の蝕刻阻止膜を露出させ、
前記露出された蝕刻阻止膜及び、その下の窒化膜を連続
的に蝕刻し、ゲートパターン間の半導体基板を露出させ
る自己整列コンタクトホールを形成する。
物全面に層間絶縁膜、例えば、前記蝕刻阻止膜に対し蝕
刻選択比が高い高密度プラズマＣＶＤ酸化膜を形成す
る。この時、前記ゲートパターン間の半導体基板上部に
形成された蝕刻阻止膜は一定厚さを維持するので窒化膜
と蝕刻阻止膜は安定した接着状態を維持する。そして、
前記高密度プラズマＣＶＤ酸化膜は高いアスペクト比率
を持つ凹部を充填する特性が優秀である。したがって、
前記ゲートパターン間の領域を完全に充填する層間絶縁
膜が形成される。続いて、前記層間絶縁膜をパターニン
グし、前記ゲートパターン間の蝕刻阻止膜を露出させ、
前記露出された蝕刻阻止膜及び、その下の窒化膜を連続
的に蝕刻し、ゲートパターン間の半導体基板を露出させ
る自己整列コンタクトホールを形成する。
【００１７】本発明によれば、高いアスペクト比率を持
つ凹部を充填する特性が優秀な高密度プラズマＣＶＤ酸
化膜で、層間絶縁膜を形成する時蝕刻阻止膜が浮き上が
る現象を抑制させることができる。したがって、高集積
半導体素子に適した自己整列コンタクトホールを具現で
きる。
つ凹部を充填する特性が優秀な高密度プラズマＣＶＤ酸
化膜で、層間絶縁膜を形成する時蝕刻阻止膜が浮き上が
る現象を抑制させることができる。したがって、高集積
半導体素子に適した自己整列コンタクトホールを具現で
きる。
【００１８】
【発明の実施の形態】以下、添附した図面を参照して本
発明の望ましい一実施例を詳細に説明する。図４はゲー
トパターン２９、スペーサ３１及び窒化膜３３を形成す
る段階を説明するための断面図である。まず、半導体基
板２１上にゲート酸化膜２３を形成する。次に、前記ゲ
ート酸化膜２３上に導電膜及びキャッピング絶縁膜を順
に形成する。ここで、前記導電膜はドーピングされたポ
リシリコン膜またはポリサイド膜で形成する。前記ポリ
サイド膜はドーピングされたポリシリコン膜及び耐火性
金属シリサイド膜で構成される。前記耐火性金属シリサ
イド膜としてはタングステンシリサイド膜、チタンシリ
サイド膜、コバルトシリサイド膜などが広く使用され
る。前記キャッピング絶縁膜は酸化膜に対し高い蝕刻選
択比を見せるシリコン窒化膜で形成することが望まし
い。
発明の望ましい一実施例を詳細に説明する。図４はゲー
トパターン２９、スペーサ３１及び窒化膜３３を形成す
る段階を説明するための断面図である。まず、半導体基
板２１上にゲート酸化膜２３を形成する。次に、前記ゲ
ート酸化膜２３上に導電膜及びキャッピング絶縁膜を順
に形成する。ここで、前記導電膜はドーピングされたポ
リシリコン膜またはポリサイド膜で形成する。前記ポリ
サイド膜はドーピングされたポリシリコン膜及び耐火性
金属シリサイド膜で構成される。前記耐火性金属シリサ
イド膜としてはタングステンシリサイド膜、チタンシリ
サイド膜、コバルトシリサイド膜などが広く使用され
る。前記キャッピング絶縁膜は酸化膜に対し高い蝕刻選
択比を見せるシリコン窒化膜で形成することが望まし
い。
【００１９】続いて、前記キャッピング絶縁膜及び前記
導電膜を連続的にパターニングし、前記ゲート酸化膜２
３の所定領域上に相互平行する複数のゲートパターン２
９を形成する。前記それぞれのゲートパターン２９は導
電膜パターン２５及びキャッピング絶縁膜パターン２７
が順に積層された構造を持つ。前記導電膜パターン２５
はＭＯＳトランジスターのゲート電極の役割をする。前
記ゲートパターン２９が形成された結果物全面にシリコ
ン窒化膜を形成し、これを異方性蝕刻してゲートパター
ン２９側壁にスペーサ３１を形成する。この時、前記ゲ
ートパターン２９間に露出されるゲート酸化膜がさらに
過度蝕刻され、半導体基板２１が露出されたり、初期の
ゲート酸化膜より薄い酸化膜が残存することもある。
導電膜を連続的にパターニングし、前記ゲート酸化膜２
３の所定領域上に相互平行する複数のゲートパターン２
９を形成する。前記それぞれのゲートパターン２９は導
電膜パターン２５及びキャッピング絶縁膜パターン２７
が順に積層された構造を持つ。前記導電膜パターン２５
はＭＯＳトランジスターのゲート電極の役割をする。前
記ゲートパターン２９が形成された結果物全面にシリコ
ン窒化膜を形成し、これを異方性蝕刻してゲートパター
ン２９側壁にスペーサ３１を形成する。この時、前記ゲ
ートパターン２９間に露出されるゲート酸化膜がさらに
過度蝕刻され、半導体基板２１が露出されたり、初期の
ゲート酸化膜より薄い酸化膜が残存することもある。
【００２０】前記スペーサ３１を形成すれば、図４に示
したように導電膜パターン２５、すなわち、ゲート電極
はキャッピング絶縁膜パターン２７及びスペーサ３１に
よって完全に囲まれる。前記スペーサ３１を形成するた
めの異方性蝕刻工程を進行すれば、半導体基板表面に蝕
刻損傷が加えられる。したがって、前記蝕刻損傷を取り
除くためにスペーサ３１が形成された結果物を所定の温
度で熱酸化させる。この時、ゲートパターン２９間の半
導体基板２１表面に薄い熱酸化膜が成長される。
したように導電膜パターン２５、すなわち、ゲート電極
はキャッピング絶縁膜パターン２７及びスペーサ３１に
よって完全に囲まれる。前記スペーサ３１を形成するた
めの異方性蝕刻工程を進行すれば、半導体基板表面に蝕
刻損傷が加えられる。したがって、前記蝕刻損傷を取り
除くためにスペーサ３１が形成された結果物を所定の温
度で熱酸化させる。この時、ゲートパターン２９間の半
導体基板２１表面に薄い熱酸化膜が成長される。
【００２１】前記薄い熱酸化膜をスクリーン酸化膜とし
て使用し、ゲートパターン２９間の半導体基板２１にソ
ース／ドレーン領域（図示せず）を形成するためのイオ
ン注入工程を施す。続いて、前記結果物の表面を通常の
方法で洗浄する。この時、前記薄い熱酸化膜が蝕刻さ
れ、薄い熱酸化膜下の半導体基板２１が露出されたり、
薄い熱酸化膜の一部が残存することもある。次に、前記
表面洗浄が完了した結果物を窒素ガス及びアンモニアガ
スを使用するプラズマに露出させ前記残存する熱酸化膜
表面または露出された半導体基板２１表面に窒化膜３３
を形成する。この時、前記プラズマ処理工程は２００℃
ないし５００℃の温度で２０秒ないし２分間施すことが
望ましい。前記ゲートパターン２９間に熱酸化膜が残存
する場合に前記残存する熱酸化膜上に形成される窒化膜
３３はオキシナイトライド膜である。
て使用し、ゲートパターン２９間の半導体基板２１にソ
ース／ドレーン領域（図示せず）を形成するためのイオ
ン注入工程を施す。続いて、前記結果物の表面を通常の
方法で洗浄する。この時、前記薄い熱酸化膜が蝕刻さ
れ、薄い熱酸化膜下の半導体基板２１が露出されたり、
薄い熱酸化膜の一部が残存することもある。次に、前記
表面洗浄が完了した結果物を窒素ガス及びアンモニアガ
スを使用するプラズマに露出させ前記残存する熱酸化膜
表面または露出された半導体基板２１表面に窒化膜３３
を形成する。この時、前記プラズマ処理工程は２００℃
ないし５００℃の温度で２０秒ないし２分間施すことが
望ましい。前記ゲートパターン２９間に熱酸化膜が残存
する場合に前記残存する熱酸化膜上に形成される窒化膜
３３はオキシナイトライド膜である。
【００２２】そして、前記ゲートパターン２９間に半導
体基板２１が露出される場合に前記露出された半導体基
板２１上に形成される窒化膜２９はシリコンナイトライ
ド膜である。一方、前記窒化膜３３はプラズマ処理工程
の代りに熱処理工程により形成することもある。この
時、前記熱処理工程は７００℃ないし１０００℃の温度
及びアンモニアガス雰囲気で施す。
体基板２１が露出される場合に前記露出された半導体基
板２１上に形成される窒化膜２９はシリコンナイトライ
ド膜である。一方、前記窒化膜３３はプラズマ処理工程
の代りに熱処理工程により形成することもある。この
時、前記熱処理工程は７００℃ないし１０００℃の温度
及びアンモニアガス雰囲気で施す。
【００２３】図５は蝕刻阻止膜３５及び層間絶縁膜４１
を形成する段階を説明するための断面図である。具体的
に説明すれば、前記窒化膜３３が形成された結果物全面
に蝕刻阻止膜３５を形成する。前記蝕刻阻止膜３５は酸
化膜に対し高い蝕刻選択比を見せる絶縁膜、例えば７０
Åないし１５０Åの薄いシリコン窒化膜で形成すること
が望ましい。この時、前記蝕刻阻止膜３５、すなわち、
シリコン窒化膜はキャッピング絶縁膜パターン２７、ス
ペーサ３１、及び窒化膜３３上ですべて均一な厚さで形
成される。
を形成する段階を説明するための断面図である。具体的
に説明すれば、前記窒化膜３３が形成された結果物全面
に蝕刻阻止膜３５を形成する。前記蝕刻阻止膜３５は酸
化膜に対し高い蝕刻選択比を見せる絶縁膜、例えば７０
Åないし１５０Åの薄いシリコン窒化膜で形成すること
が望ましい。この時、前記蝕刻阻止膜３５、すなわち、
シリコン窒化膜はキャッピング絶縁膜パターン２７、ス
ペーサ３１、及び窒化膜３３上ですべて均一な厚さで形
成される。
【００２４】したがって、ゲートパターン２９間の半導
体基板２１上部に一定厚さの蝕刻阻止膜３５、すなわち
７０Åないし１５０Åのシリコン窒化膜を形成するた
め、ゲートパターン２９及びスペーサ３１上に必要以上
に厚いシリコン窒化膜を形成しなくても良い。前記ゲー
トパターン２９及びスペーサ３１上に形成されるシリコ
ン窒化膜が厚いほど、後続工程で形成される自己整列コ
ンタクトホールによって露出される半導体基板２１の面
積は縮まる。これは、ゲートパターン２９間の半導体基
板２１上部に形成された蝕刻阻止膜３５及び窒化膜３３
が完全に蝕刻される間スペーサ３１上に形成された蝕刻
阻止膜３５は完全に除けないためである。
体基板２１上部に一定厚さの蝕刻阻止膜３５、すなわち
７０Åないし１５０Åのシリコン窒化膜を形成するた
め、ゲートパターン２９及びスペーサ３１上に必要以上
に厚いシリコン窒化膜を形成しなくても良い。前記ゲー
トパターン２９及びスペーサ３１上に形成されるシリコ
ン窒化膜が厚いほど、後続工程で形成される自己整列コ
ンタクトホールによって露出される半導体基板２１の面
積は縮まる。これは、ゲートパターン２９間の半導体基
板２１上部に形成された蝕刻阻止膜３５及び窒化膜３３
が完全に蝕刻される間スペーサ３１上に形成された蝕刻
阻止膜３５は完全に除けないためである。
【００２５】したがって、前記スペーサ３１上に厚く形
成された蝕刻阻止膜３５を完全に取り除くためには、前
記蝕刻阻止膜３５を過度に蝕刻すべきである。この時、
前記ゲートパターン２９間に既に露出された半導体基板
２１はさらに過度蝕刻される。
成された蝕刻阻止膜３５を完全に取り除くためには、前
記蝕刻阻止膜３５を過度に蝕刻すべきである。この時、
前記ゲートパターン２９間に既に露出された半導体基板
２１はさらに過度蝕刻される。
【００２６】このように、半導体基板２１がさらに過度
蝕刻されれば、ソース／ドレーン領域の深さが非常に浅
くなることはもちろん、半導体基板２１に激しい蝕刻損
傷が加えられる。これに伴い、ソース／ドレーン領域の
漏れ電流特性が低下され、トランジスターの駆動電流が
減る。
蝕刻されれば、ソース／ドレーン領域の深さが非常に浅
くなることはもちろん、半導体基板２１に激しい蝕刻損
傷が加えられる。これに伴い、ソース／ドレーン領域の
漏れ電流特性が低下され、トランジスターの駆動電流が
減る。
【００２７】また、前記蝕刻阻止膜３５を過度に蝕刻す
れば、蝕刻阻止膜３５と同一な物質膜、すなわちシリコ
ン窒化膜で形成されたキャッピング絶縁膜パターン２７
のへり部分が過度に蝕刻され、導電膜パターン２５、す
なわち、ゲート電極が露出されることがある。結論的
に、スペーサ３１及びゲートパターン２９上に形成され
る蝕刻阻止膜３５は自己整列コンタクトホールを形成す
るための蝕刻工程の余裕度を増やせるために可能な限り
薄い厚さで形成すべきであり、ゲートパターン２９間の
半導体基板２１上部に形成される蝕刻阻止膜３５は、後
続工程時浮き上がる現象を抑制させるために一定厚さよ
り厚く形成すべきである。
れば、蝕刻阻止膜３５と同一な物質膜、すなわちシリコ
ン窒化膜で形成されたキャッピング絶縁膜パターン２７
のへり部分が過度に蝕刻され、導電膜パターン２５、す
なわち、ゲート電極が露出されることがある。結論的
に、スペーサ３１及びゲートパターン２９上に形成され
る蝕刻阻止膜３５は自己整列コンタクトホールを形成す
るための蝕刻工程の余裕度を増やせるために可能な限り
薄い厚さで形成すべきであり、ゲートパターン２９間の
半導体基板２１上部に形成される蝕刻阻止膜３５は、後
続工程時浮き上がる現象を抑制させるために一定厚さよ
り厚く形成すべきである。
【００２８】本発明にともなう窒化膜３３は蝕刻阻止膜
３５の厚さ均一度を改善させるので、前述した要求条件
を満足させる。したがって、自己整列コンタクトホール
を形成するために蝕刻阻止膜を蝕刻する後続工程で過度
な蝕刻が要求されない。
３５の厚さ均一度を改善させるので、前述した要求条件
を満足させる。したがって、自己整列コンタクトホール
を形成するために蝕刻阻止膜を蝕刻する後続工程で過度
な蝕刻が要求されない。
【００２９】引続き、前記蝕刻阻止膜３５が形成された
結果物全面に層間絶縁膜４１を形成する。前記層間絶縁
膜４１は凹部を充填する特性が優秀な高密度プラズマＣ
ＶＤ酸化膜３７で形成することが望ましい。しかし、図
５に示されたように前記層間絶縁膜４１は高密度プラズ
マＣＶＤ酸化膜３７及び低圧ＣＶＤ酸化膜３９を順に積
層させ形成することもできる。この時、前記窒化膜３３
上に形成された蝕刻阻止膜３５は一定厚さを維持するの
で、前記高密度プラズマＣＶＤ酸化膜３７を形成する時
蝕刻阻止膜３５が浮き上がる現象が抑制される。
結果物全面に層間絶縁膜４１を形成する。前記層間絶縁
膜４１は凹部を充填する特性が優秀な高密度プラズマＣ
ＶＤ酸化膜３７で形成することが望ましい。しかし、図
５に示されたように前記層間絶縁膜４１は高密度プラズ
マＣＶＤ酸化膜３７及び低圧ＣＶＤ酸化膜３９を順に積
層させ形成することもできる。この時、前記窒化膜３３
上に形成された蝕刻阻止膜３５は一定厚さを維持するの
で、前記高密度プラズマＣＶＤ酸化膜３７を形成する時
蝕刻阻止膜３５が浮き上がる現象が抑制される。
【００３０】ここで、前記高密度プラズマＣＶＤ酸化膜
３７を形成する工程は蒸着工程と蝕刻工程が交代でなさ
れるので、ボイドなく凹部を完全に充填する特性が低圧
ＣＶＤ酸化膜３９に比べ優秀である。しかし、高密度プ
ラズマＣＶＤ酸化膜３７は低圧ＣＶＤ酸化膜３９に比
べ、蒸着速度が非常に遅いので生産性を低下させる。し
たがって、激しいトポロジイ（ｔｏｐｏｌｏｇｙ）を持
つ表面上にボイドがない層間絶縁膜４１を形成するため
には、初期に高密度プラズマＣＶＤ酸化膜３７を所定の
厚さで形成し、前記高密度プラズマＣＶＤ酸化膜３７上
に低圧ＣＶＤ酸化膜３９を形成することが望ましい。前
記高密度プラズマＣＶＤ酸化膜３７はアンドープド酸化
膜（ＵＳＧ）、ＢＰＳＧ膜、ＰＳＧ膜またはＢＳＧ膜で
もある。
３７を形成する工程は蒸着工程と蝕刻工程が交代でなさ
れるので、ボイドなく凹部を完全に充填する特性が低圧
ＣＶＤ酸化膜３９に比べ優秀である。しかし、高密度プ
ラズマＣＶＤ酸化膜３７は低圧ＣＶＤ酸化膜３９に比
べ、蒸着速度が非常に遅いので生産性を低下させる。し
たがって、激しいトポロジイ（ｔｏｐｏｌｏｇｙ）を持
つ表面上にボイドがない層間絶縁膜４１を形成するため
には、初期に高密度プラズマＣＶＤ酸化膜３７を所定の
厚さで形成し、前記高密度プラズマＣＶＤ酸化膜３７上
に低圧ＣＶＤ酸化膜３９を形成することが望ましい。前
記高密度プラズマＣＶＤ酸化膜３７はアンドープド酸化
膜（ＵＳＧ）、ＢＰＳＧ膜、ＰＳＧ膜またはＢＳＧ膜で
もある。
【００３１】ここで、前記アンドープド酸化膜を高密度
プラズマＣＶＤ方式で形成する場合には反応ガスとして
アルゴンガス、シランガス（ＳｉＨ4 ）及び酸素ガスを
使用する。そして、不純物でドーピングされた酸化膜、
すなわち、ＢＰＳＧ膜、ＰＳＧ膜またはＢＳＧ膜を高密
度プラズマＣＶＤ方式で形成する場合には前記反応ガス
以外に適切な不純物ガスをさらに注入する。前記高密度
プラズマＣＶＤ工程の種にはＥＣＲＣＶＤ、ヘリコン
（ｈｅｌｉｃｏｎ）ＣＶＤ、及び誘導結合型ＣＶＤなど
がある。
プラズマＣＶＤ方式で形成する場合には反応ガスとして
アルゴンガス、シランガス（ＳｉＨ4 ）及び酸素ガスを
使用する。そして、不純物でドーピングされた酸化膜、
すなわち、ＢＰＳＧ膜、ＰＳＧ膜またはＢＳＧ膜を高密
度プラズマＣＶＤ方式で形成する場合には前記反応ガス
以外に適切な不純物ガスをさらに注入する。前記高密度
プラズマＣＶＤ工程の種にはＥＣＲＣＶＤ、ヘリコン
（ｈｅｌｉｃｏｎ）ＣＶＤ、及び誘導結合型ＣＶＤなど
がある。
【００３２】図６は平坦化された層間絶縁膜４１ａ及び
自己整列コンタクトホールを限定するためのフォトレジ
ストパターン４３を形成する段階を説明するための断面
図である。詳細に説明すれば、前記層間絶縁膜４１を化
学機械的研磨（ＣＭＰ）工程を使用し平坦化させること
によって、平坦化された層間絶縁膜４１ａを形成する。
自己整列コンタクトホールを限定するためのフォトレジ
ストパターン４３を形成する段階を説明するための断面
図である。詳細に説明すれば、前記層間絶縁膜４１を化
学機械的研磨（ＣＭＰ）工程を使用し平坦化させること
によって、平坦化された層間絶縁膜４１ａを形成する。
【００３３】この時、前記化学機械的研磨工程は、前記
ゲートパターン２９上に残存する平坦化された層間絶縁
膜４１ａが所定の厚さを持つ時まで施す。ここで、前記
層間絶縁膜４１を平坦化させる方法で前記化学機械的研
磨工程の代りに全面蝕刻工程を使用することもできる。
次に、前記平坦化された層間絶縁膜４１ａ上に自己整列
コンタクトホール領域を限定するためのフォトレジスト
パターン４３を形成する。前記フォトレジストパターン
４３は相互隣接したゲートパターン２９間の平坦化され
た層間絶縁膜４１ａの所定領域を露出させる。
ゲートパターン２９上に残存する平坦化された層間絶縁
膜４１ａが所定の厚さを持つ時まで施す。ここで、前記
層間絶縁膜４１を平坦化させる方法で前記化学機械的研
磨工程の代りに全面蝕刻工程を使用することもできる。
次に、前記平坦化された層間絶縁膜４１ａ上に自己整列
コンタクトホール領域を限定するためのフォトレジスト
パターン４３を形成する。前記フォトレジストパターン
４３は相互隣接したゲートパターン２９間の平坦化され
た層間絶縁膜４１ａの所定領域を露出させる。
【００３４】この時、前記フォトレジストパターン４３
を形成するためのフォト工程時、整列余裕度を増やせる
ために前記フォトレジストパターン４３により開口され
る領域の幅Ｗ２を前記ゲートパターン２９間の間隔Ｗ１
より広く形成する。
を形成するためのフォト工程時、整列余裕度を増やせる
ために前記フォトレジストパターン４３により開口され
る領域の幅Ｗ２を前記ゲートパターン２９間の間隔Ｗ１
より広く形成する。
【００３５】図７は自己整列コンタクトホールＨを形成
する段階を説明するための断面図である。もう少し詳細
に説明すれば、前記フォトレジストパターン４３を蝕刻
マスクとして、前記露出され平坦化された層間絶縁膜４
１ａを蝕刻することによって、ゲートパターン２９間の
蝕刻阻止膜３５を露出させる。
する段階を説明するための断面図である。もう少し詳細
に説明すれば、前記フォトレジストパターン４３を蝕刻
マスクとして、前記露出され平坦化された層間絶縁膜４
１ａを蝕刻することによって、ゲートパターン２９間の
蝕刻阻止膜３５を露出させる。
【００３６】この時、前記ゲートパターン２９のへり領
域上に形成された蝕刻阻止膜３５もまた露出されること
もある。次に、前記露出された蝕刻阻止膜３５を蝕刻し
相互隣接したゲートパターン２９間のスペーサ３１を露
出させる。そして、前記露出された蝕刻阻止膜３５と半
導体基板２１間に介在された窒化膜３３を連続的に蝕刻
し取り除くことによって、ゲートパターン２９間の半導
体基板２１を露出させる自己整列コンタクトホールＨを
形成する。この時、図５で説明したように前記露出され
た蝕刻阻止膜３５を過度に蝕刻しなくても自己整列コン
タクトホールＨによって露出される半導体基板２１の面
積を極大化させることができる。続いて、前記フォトレ
ジストパターン４３を通常の方法で取り除く。
域上に形成された蝕刻阻止膜３５もまた露出されること
もある。次に、前記露出された蝕刻阻止膜３５を蝕刻し
相互隣接したゲートパターン２９間のスペーサ３１を露
出させる。そして、前記露出された蝕刻阻止膜３５と半
導体基板２１間に介在された窒化膜３３を連続的に蝕刻
し取り除くことによって、ゲートパターン２９間の半導
体基板２１を露出させる自己整列コンタクトホールＨを
形成する。この時、図５で説明したように前記露出され
た蝕刻阻止膜３５を過度に蝕刻しなくても自己整列コン
タクトホールＨによって露出される半導体基板２１の面
積を極大化させることができる。続いて、前記フォトレ
ジストパターン４３を通常の方法で取り除く。
【００３７】
【発明の効果】前述したように、本発明によれば、ゲー
トパターン間の半導体基板上に窒化膜を形成することに
よって、窒化膜が形成された結果物全面に均一した厚さ
を持つ蝕刻阻止膜を形成できる。これに伴い、高密度プ
ラズマＣＶＤ酸化膜で層間絶縁膜を形成する時ゲートパ
ターン間の活性領域表面に形成された蝕刻阻止膜が浮き
上がる現象を抑制させることができる。
トパターン間の半導体基板上に窒化膜を形成することに
よって、窒化膜が形成された結果物全面に均一した厚さ
を持つ蝕刻阻止膜を形成できる。これに伴い、高密度プ
ラズマＣＶＤ酸化膜で層間絶縁膜を形成する時ゲートパ
ターン間の活性領域表面に形成された蝕刻阻止膜が浮き
上がる現象を抑制させることができる。
【００３８】本発明は前記実施例に限定されなく当業者
の水準でその変形及び改良が可能である。
の水準でその変形及び改良が可能である。
【図面の簡単な説明】
【図１】 従来技術に伴う自己整列コンタクトホール形
成方法を説明するための断面図である。
成方法を説明するための断面図である。
【図２】 従来技術に伴う自己整列コンタクトホール形
成方法を説明するための断面図である。
成方法を説明するための断面図である。
【図３】 従来技術に伴う自己整列コンタクトホール形
成方法を説明するための断面図である。
成方法を説明するための断面図である。
【図４】 本発明に伴う自己整列コンタクトホール形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】 本発明に伴う自己整列コンタクトホール形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】 本発明に伴う自己整列コンタクトホール形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】 本発明に伴う自己整列コンタクトホール形成
方法を説明するための断面図である。
方法を説明するための断面図である。
２１…半導体基板、 ２３…ゲート酸化膜、 ２５…導電膜パターン、 ２７…キャッピング絶縁膜パターン、 ２９…ゲートパターン、 ３１…スペーサ、 ３３…窒化膜、 ３５…蝕刻阻止膜、 ３７…高密度プラズマＣＶＤ酸化膜、 ３９…低圧ＣＶＤ酸化膜、 ４１ａ…層間絶縁膜、 ４３…フォトレジストパターン Ｈ…自己整列コンタクトホール。
Claims (15)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
段階と、 前記ゲート酸化膜の所定領域上に相互平行する複数のゲ
ートパターンを形成する段階と、 前記ゲートパターンの側壁にスペーサを形成する段階
と、 前記ゲートパターン間に残存する酸化膜表面または露出
された半導体基板の表面に窒化膜を形成する段階と、 前記窒化膜が形成された結果物全面に蝕刻阻止膜を形成
する段階とを含むことを特徴とする自己整列コンタクト
ホール形成方法。 - 【請求項２】 前記蝕刻阻止膜を形成する段階以後に前
記蝕刻阻止膜上に平坦化された層間絶縁膜を形成する段
階と、 前記平坦化された層間絶縁膜の所定領域を蝕刻し、前記
ゲートパターン間の蝕刻阻止膜を露出させる段階と、 前記露出された蝕刻阻止膜及び前記露出された蝕刻阻止
膜下の窒化膜を取り除くことによって、前記ゲートパタ
ーン間の半導体基板を露出させる段階をさらに具備する
ことを特徴とする請求項１に記載の自己整列コンタクト
ホール形成方法。 - 【請求項３】 前記複数のゲートパターンを形成する段
階は前記ゲート酸化膜上に導電膜及びキャッピング絶縁
膜を順に形成する段階と、 前記キャッピング絶縁膜及び前記導電膜を連続的にパタ
ーニングすることで前記ゲート酸化膜の所定領域上に順
次に積層された導電膜パターン及びキャッピング絶縁膜
パターンで構成され、相互平行する複数のゲートパター
ンを形成する段階とを含むことを特徴とする請求項１に
記載の自己整列コンタクトホール形成方法。 - 【請求項４】 前記導電膜はドーピングされたポリシリ
コン膜またはポリサイド膜で形成することを特徴とする
請求項３に記載の自己整列コンタクトホール形成方法。 - 【請求項５】 前記キャッピング絶縁膜はシリコン窒化
膜で形成することを特徴とする請求項３に記載の自己整
列コンタクトホール形成方法。 - 【請求項６】 前記スペーサはシリコン窒化膜で形成す
ることを特徴とする請求項１に記載の自己整列コンタク
トホール形成方法。 - 【請求項７】 前記窒化膜は前記スペーサが形成された
結果物を窒素ガス及びアンモニアガスを使用するプラズ
マに露出させ形成することを特徴とする請求項１に記載
の自己整列コンタクトホール形成方法。 - 【請求項８】 前記プラズマ処理工程は２００℃ないし
５００℃の温度で２０秒ないし２分間施すことを特徴と
する請求項７に記載の自己整列コンタクトホール形成方
法。 - 【請求項９】 前記窒化膜は前記スペーサが形成された
結果物を７００℃ないし１０００℃の温度及びアンモニ
アガス雰囲気で熱処理し形成することを特徴とする請求
項１に記載の自己整列コンタクトホール形成方法。 - 【請求項１０】 前記蝕刻阻止膜はシリコン窒化膜で形
成することを特徴とする請求項１に記載の自己整列コン
タクトホール形成方法。 - 【請求項１１】 前記シリコン窒化膜の厚さは７０Åな
いし１５０Åであることを特徴とする請求項１０に記載
の自己整列コンタクトホール形成方法。 - 【請求項１２】 前記平坦化された層間絶縁膜は高密度
プラズマＣＶＤ酸化膜で形成することを特徴とする請求
項２に記載の自己整列コンタクトホール形成方法。 - 【請求項１３】 前記高密度プラズマＣＶＤ酸化膜はア
ルゴンガス、シランガス、及び酸素ガスを使用し形成す
ることを特徴とする請求項１２に記載の自己整列コンタ
クトホール形成方法。 - 【請求項１４】 前記高密度プラズマＣＶＤ酸化膜はＢ
ＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、及びアンドープド酸化
膜でなされた一群中選択されたいずれか一つであること
を特徴とする請求項１２に記載の自己整列コンタクトホ
ール形成方法。 - 【請求項１５】 前記平坦化された層間絶縁膜を形成す
る段階は、前記蝕刻阻止膜が形成された結果物全面に高
密度プラズマＣＶＤ酸化膜を形成する段階と、 前記高密度プラズマＣＶＤ酸化膜上に低圧ＣＶＤ酸化膜
を形成することによって、前記高密度プラズマＣＶＤ酸
化膜及び前記低圧ＣＶＤ酸化膜で構成された層間絶縁膜
を形成する段階と、前記ゲートパターン上に所定の厚さ
を持つ層間絶縁膜が残る時まで、前記層間絶縁膜を化学
機械的研磨（ＣＭＰ）工程で蝕刻し、平坦化された層間
絶縁膜を形成する段階とを含むことを特徴とする請求項
２に記載の自己整列コンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97P51271 | 1997-10-06 | ||
| KR1019970051271A KR100252039B1 (ko) | 1997-10-06 | 1997-10-06 | 자기정렬 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121621A true JPH11121621A (ja) | 1999-04-30 |
Family
ID=19522280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10123695A Withdrawn JPH11121621A (ja) | 1997-10-06 | 1998-05-06 | 自己整列コンタクトホール形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11121621A (ja) |
| KR (1) | KR100252039B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170857A (ja) * | 2014-03-07 | 2015-09-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パッシベーション層を有する半導体素子およびその生産方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339683B1 (ko) * | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
| KR100400302B1 (ko) * | 2000-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100707538B1 (ko) * | 2000-08-30 | 2007-04-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100463404B1 (ko) * | 2002-05-15 | 2004-12-23 | 기아자동차주식회사 | 차량 시트 좌우 이동 장치 |
| KR100499783B1 (ko) * | 2002-11-25 | 2005-07-07 | 현대모비스 주식회사 | 버스의 시트 구조 |
| KR100903460B1 (ko) * | 2002-12-30 | 2009-06-18 | 동부일렉트로닉스 주식회사 | 갭필링층 형성단계를 갖는 메모리셀 제조방법 및 그 구조 |
| KR100729363B1 (ko) | 2006-05-08 | 2007-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100758124B1 (ko) * | 2006-07-21 | 2007-09-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
-
1997
- 1997-10-06 KR KR1019970051271A patent/KR100252039B1/ko not_active IP Right Cessation
-
1998
- 1998-05-06 JP JP10123695A patent/JPH11121621A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170857A (ja) * | 2014-03-07 | 2015-09-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パッシベーション層を有する半導体素子およびその生産方法 |
| US11158557B2 (en) | 2014-03-07 | 2021-10-26 | Infineon Technologies Ag | Semiconductor device with a passivation layer and method for producing thereof |
| US11854926B2 (en) | 2014-03-07 | 2023-12-26 | Infineon Technologies Ag | Semiconductor device with a passivation layer and method for producing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990030836A (ko) | 1999-05-06 |
| KR100252039B1 (ko) | 2000-04-15 |
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| A300 | Withdrawal of application because of no request for examination |
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