KR100400302B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100400302B1
KR100400302B1 KR10-2000-0037336A KR20000037336A KR100400302B1 KR 100400302 B1 KR100400302 B1 KR 100400302B1 KR 20000037336 A KR20000037336 A KR 20000037336A KR 100400302 B1 KR100400302 B1 KR 100400302B1
Authority
KR
South Korea
Prior art keywords
layer
etching
film
oxide film
semiconductor device
Prior art date
Application number
KR10-2000-0037336A
Other languages
English (en)
Other versions
KR20020002961A (ko
Inventor
유재선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0037336A priority Critical patent/KR100400302B1/ko
Publication of KR20020002961A publication Critical patent/KR20020002961A/ko
Application granted granted Critical
Publication of KR100400302B1 publication Critical patent/KR100400302B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

본 발명은 산화막과의 고 식각 선택비를 갖는 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로 식각 장벽막의 두께에 대한 한계를 극복하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 산화막과 고 식각 선택비를 갖는 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로, 상기 Al2O3층에 의해 고집적 소자의 고선택적 자기정렬 콘택 식각이 가능하고 종래보다 두께가 낮은 감광막을 사용하므로 종래보다 작은 사이즈의 콘택 노광 및 해상 능력이 향상 되고, 상기 산화막과 Al2O3층의 식각 선택비가 질화막보다 크기 때문에 식각 장벽막 두께의 한계를 극복할 수 있으며 또한 상기 감광막을 제거한 후 Al2O3층을 마스크로 층간 산화막을 선택 식각하므로 상기 감광막을 제거하지 않는 상태에서 상기 층간 산화막을 선택 식각 할 경우에 발생되는 폴리머의 발생을 방지하고 상기 얇은 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로 질화막보다 유전률이 낮은 산화막을 워드라인 하드 마스크 및 워드 라인 측벽으로 사용할 수 있어 배선간 기생 캐패시턴스를 저하시키는 등 상기와 같은 이유에 의해 소자의 수율 및 집적화를 향상시키는 특징이 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막과의 고 식각 선택비를 갖는 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크(Hard mask)로 사용하여 소자의 수율 및 집적화를 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 캡 게이트 절연막(13)을 갖는 다수개의 워드 라인(Word line)(12)들을 형성한다.
그리고, 상기 워드 라인(12)들을 포함한 전면에 산화막을 형성하고 에치백(Etch back)하여 상기 각 워드 라인(12) 양측의 반도체 기판(11)상에 산화막 측벽(14)을 형성한다.
여기서, 상기 산화막 측벽(14) 대신에 질화막 측벽으로 형성할 수도 있다.
이어, 상기 산화막 측벽(14)을 포함한 전면에 질화막(15)을 형성한다.
도 1b에서와 같이, 상기 질화막(15)상에 층간 산화막(16)과 감광막(17)을 순차적으로 형성한다.
그리고, 상기 감광막(17)을 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 층간 산화막(16)을 선택 식각한다.
여기서, 상기 층간 산화막(16)을 상기 질화막(15)과의 식각 선택비를 갖도록 1000W 이상의 높은 바이어스(Bias) 전압으로 C4F8또는 C5F8의 폴리머(Polymer) 유발 가스를 사용하여 식각한다.
도 1d에서와 같이, 상기 층간 산화막(16)을 마스크로 상기 질화막(15)을 선택 식각하여 콘택홀(18)을 형성한다.
그러나 종래의 반도체 소자의 제조 방법은 자기정렬 콘택 방법에 의한 산화막 식각 공정 시 식각 장벽막으로서 질화막을 사용하므로, 소자의 집적화로 워드 라인과 비트 라인(Bit line) 사이 등의 배선 간격이 좁아짐에 따라 상기 질화막의 두께도 얇아져야 하지만 상기 산화막과 질화막의 식각 선택비가 25 : 1이하이기 때문에 100 ∼ 300Å의 질화막 손실로 질화막 펀치-스로우(Punch-through) 등이 발생되어 식각 장벽막으로 사용하기 어려우므로 질화막 두께에 한계가 있어 소자의 수율 및 집적화가 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 산화막과의 고 식각 선택비를 갖는 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로 식각 장벽막의 두께에 대한 한계를 극복하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명에서 층간 산화막의 식각 공정시 제 1, 제 2 Al2O3층을 나타낸 사진도
< 도면의 주요부분에 대한 부호의 설명 >
31: 반도체 기판 32: 워드 라인
33: 캡 게이트 절연막 34: 산화막 측벽
35: 제 1 Al2O3층 36: 층간 산화막
37: 제 2 Al2O3층 38: 감광막
39: 콘택홀
본 발명의 반도체 소자의 제조 방법은 콘택홀 형성부위가 정의된 기판상에 캡 게이트 절연막을 갖으며 그 측면에 절연막 측벽을 갖는 다수개의 워드 라인들을 형성하는 단계, 상기 워드 라인을 포함한 기판상에 제 1 Al2O3층을 형성하는 단계,상기 제 1 Al2O3층상에 층간 절연막, 제 2 Al2O3층을 순차적으로 형성하는 단계, 상기 콘택홀 형성부위의 제 2 Al2O3층을 선택 식각하는 단계, 상기 제 2 Al2O3층을 마스크로 상기 층간 절연막을 선택 식각하는 단계 및 상기 제 2 Al2O3층을 제거한 후, 상기 층간 절연막을 마스크로 상기 제 1 Al2O3층을 선택 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이고, 도 3은 본 발명에서 층간 산화막의 식각 공정시 제 1, 제 2 Al2O3층을 나타낸 사진도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)상에 캡 게이트 절연막(33)을 갖는 다수개의 워드 라인(32)들을 형성한다.
여기서, 상기 캡 게이트 절연막(33)을 SiO2막, SiN막, SiON막 및 Si-RICH SiON막 중 하나로 형성한다.
그리고, 상기 워드 라인(32)들을 포함한 전면에 산화막을 형성하고 에치백하여 상기 각 워드 라인(32) 양측의 반도체 기판(31)상에 산화막 측벽(34)을 형성한다.
여기서, 상기 산화막 측벽(34) 대신에 질화막 측벽으로 형성할 수도 있다.
이어, 상기 산화막 측벽(34)을 포함한 전면에 식각 장벽막인 50 ∼ 400Å 두께의 제 1 Al2O3층(35)을 형성한다.
도 2b에서와 같이, 상기 제 1 Al2O3층(35)상에 층간 산화막(36), 하드 마스크층인 제 2 Al2O3층(37) 및 감광막(38)을 순차적으로 형성한다.
그리고, 상기 감광막(38)을 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 층간 산화막(36)을 시엠피(Chemical Mechanical Polishing : CMP), 시이피(Chemically Enhanced Polishing : CEP) 및 에치백 등의 공정을 사용하여 평탄화 한다.
그리고, 상기 제 2 Al2O3층(37)은 후 공정의 콘택홀 형성을 위한 상기 층간 산화막(36)의 선택 식각 공정 시 상기 감광막(38)의 낮은 산화막 식각 선택비로 발생되는 콘택홀 윗부분의 벌어짐 현상을 방지하는 역할을 한다.
도 2c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(38)을 마스크로 상기 제 2 Al2O3층(37)을 선택 식각하고, 상기 감광막(38)을 제거한다.
상기 제 2 Al2O3층(37)을 Cl2, BCl3, HCl, SF6및 HBr 등 금속 식각 가스로 식각한다.
도 2d에서와 같이, 상기 제 2 Al2O3층(37)을 마스크로 상기 층간 산화막(36)을 선택 식각한다.
여기서, 상기 층간 산화막(36)을 50 ∼ 1000W의 바이어스 전압으로 CF4,C2F6및 CHF3등의 Cx=1~5Fy=1~8또는 Cx=1~4Hy=1~4Fz=1~8의 산화막 식각 가스에 Cl2, BCl3, HCl 및 HBr 등 금속 식각 가스를 상기 산화막 식각 가스와 금속 식각 가스의 혼합비를 5 : 1 내지 2 : 1로 한 혼합 가스를 사용하여 2000 ∼ 4000Å/min의 산화막 식각비를 갖으며 Al2O3층의 1에 대해 20 ∼ 80 비율의 식각 선택비로 식각하므로 도 3에서와 같이, 상기 층간 산화막(36)의 선택 식각 공정에도 상기 제 1, 제 2 Al2O3층(35,37)은 손상되지 않는다.
또한, 상기 층간 산화막(36)의 선택 식각 공정 시 사용하는 상기 식각 가스에 O2, CO, SO2및 N2등의 가스를 또는 Ar, Ne, He 및 Xe 등의 불활성 가스를 첨가하여 상기 식각 공정 시 생성되는 식각 플라즈마(Plasma)를 안정화한다.
도 2e에서와 같이, 상기 제 2 Al2O3층(37)을 제거한 후, 상기 층간 산화막(36)을 마스크로 상기 제 1 Al2O3층(35)을 선택 식각하여 콘택홀(39)을 형성한다.
여기서, 상기 제 1, 제 2 Al2O3층(35,37)을 비오이(Buffered Oxide Etcher : BOE) 등을 사용한 습식 식각 공정으로 각각 선택 식각하고 제거한다.
본 발명의 반도체 소자의 제조 방법은 산화막과 고 식각 선택비를 갖는Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로 다음과 같은 이유에 의해 소자의 수율 및 집적화를 향상시키는 효과가 있다.
첫째, 상기 Al2O3층에 의해 고집적 소자의 고선택적 자기정렬 콘택 식각이 가능하고 종래보다 두께가 낮은 감광막을 사용하므로 종래보다 작은 사이즈의 콘택 노광 및 해상 능력이 향상된다.
둘째, 상기 산화막과 Al2O3층의 식각 선택비가 질화막보다 크기 때문에 식각 장벽막 두께의 한계를 극복할 수 있다.
셋째, 상기 감광막을 제거한 후 Al2O3층을 마스크로 층간 산화막을 선택 식각하므로 상기 감광막을 제거하지 않는 상태에서 상기 층간 산화막을 선택 식각 할 경우에 발생되는 폴리머의 발생을 방지한다.
넷째, 상기 얇은 Al2O3층을 자기정렬 콘택 식각 장벽막 및 콘택 하드 마스크로 사용하므로 질화막보다 유전률이 낮은 산화막을 워드라인 하드 마스크 및 워드 라인 측벽으로 사용할 수 있어 배선간 기생 캐패시턴스를 저하시킨다.

Claims (7)

  1. 콘택홀 형성부위가 정의된 기판상에 캡 게이트 절연막을 갖으며 그 측면에 절연막 측벽을 갖는 다수개의 워드 라인들을 형성하는 단계;
    상기 워드 라인을 포함한 기판상에 제 1 Al2O3층을 형성하는 단계;
    상기 제 1 Al2O3층상에 층간 절연막, 제 2 Al2O3층을 순차적으로 형성하는 단계;
    상기 콘택홀 형성부위의 제 2 Al2O3층을 선택 식각하는 단계;
    상기 제 2 Al2O3층을 마스크로 상기 층간 절연막을 선택 식각하는 단계;
    상기 제 2 Al2O3층을 제거한 후, 상기 층간 절연막을 마스크로 상기 제 1 Al2O3층을 선택 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 Al2O3층을 50 ∼ 400Å 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1, 제 2 Al2O3층을 Cl2, BCl3, HCl, SF6및 HBr 로 이루어지는 군에서 임의로 선택되는 금속 식각 가스로 식각함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막을 층간 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 층간 산화막을 50 ∼ 1000W의 바이어스 전압으로 CF4,C2F6및 CHF3등의 Cx=1~5Fy=1~8또는 Cx=1~4Hy=1~4Fz=1~8의 산화막 식각 가스에 Cl2, BCl3, HCl 및 HBr 로 이루어지는 군에서 임의로 선택되는 금속 식각 가스를 상기 산화막 식각 가스와 금속 식각 가스의 혼합비를 5 : 1 내지 2 : 1로 한 혼합 가스를 사용하여 2000 ∼ 4000Å/min의 산화막 식각비를 갖으며 Al2O3층의 1에 대해 20 ∼ 80의 식각 선택비로 식각함을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 층간 산화막을 상기 층간 산화막의 선택 식각 공정 시 사용하는 상기식각 가스에 O2, CO, SO2및 N2로 이루어지는 군에서 임의로 선택되는 가스를 또는 Ar, Ne, He 및 Xe 로 이루어지는 군에서 임의로 선택되는 불활성 가스를 첨가하여 식각함을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1, 제 2 Al2O3층을 BOE 등을 사용한 습식 식각 공정으로 각각 선택 식각하고 제거함을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2000-0037336A 2000-06-30 2000-06-30 반도체 소자의 제조 방법 KR100400302B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0037336A KR100400302B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0037336A KR100400302B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020002961A KR20020002961A (ko) 2002-01-10
KR100400302B1 true KR100400302B1 (ko) 2003-10-01

Family

ID=19675567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0037336A KR100400302B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100400302B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480636B1 (ko) * 2002-11-22 2005-03-31 삼성전자주식회사 반도체 장치의 제조방법
KR100570059B1 (ko) 2003-12-15 2006-04-10 주식회사 하이닉스반도체 반도체 소자의 메탈콘택 형성 방법
KR100669650B1 (ko) * 2004-12-22 2007-01-15 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR101128721B1 (ko) * 2004-12-30 2012-03-26 매그나칩 반도체 유한회사 엠디엘 소자의 스토리지노드콘택 형성 방법
US8372719B2 (en) * 2010-03-15 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask removal for semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030836A (ko) * 1997-10-06 1999-05-06 윤종용 자기정렬 콘택홀 형성방법
JPH11186388A (ja) * 1997-12-22 1999-07-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH11204500A (ja) * 1998-01-08 1999-07-30 Matsushita Electron Corp 半導体装置の製造方法
KR20000007306A (ko) * 1998-07-02 2000-02-07 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030836A (ko) * 1997-10-06 1999-05-06 윤종용 자기정렬 콘택홀 형성방법
JPH11186388A (ja) * 1997-12-22 1999-07-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH11204500A (ja) * 1998-01-08 1999-07-30 Matsushita Electron Corp 半導体装置の製造方法
KR20000007306A (ko) * 1998-07-02 2000-02-07 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조

Also Published As

Publication number Publication date
KR20020002961A (ko) 2002-01-10

Similar Documents

Publication Publication Date Title
US6939798B2 (en) Method for forming T-shaped conductor wires of semiconductor device
US7157366B2 (en) Method of forming metal interconnection layer of semiconductor device
TW200522203A (en) Method for fabricating semiconductor device
KR100458360B1 (ko) 고체디바이스에서높은에스팩트의콘택홀에칭방법
US6660652B2 (en) Method for fabricating semiconductor device
US6465346B2 (en) Conducting line of semiconductor device and manufacturing method thereof using aluminum oxide layer as hard mask
US20110248385A1 (en) Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
KR100400302B1 (ko) 반도체 소자의 제조 방법
US7384823B2 (en) Method for manufacturing a semiconductor device having a stabilized contact resistance
JP2005328060A (ja) 半導体装置の製造方法
KR20040101008A (ko) 반도체 장치의 제조 방법
US20020072217A1 (en) Method for improving contact reliability in semiconductor devices
KR20000004334A (ko) 반도체 소자의 금속배선 형성방법
JP2005005697A (ja) 半導体装置の製造方法
KR100275340B1 (ko) 반도체소자의콘택홀형성방법
KR100504548B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100672765B1 (ko) 반도체 소자의 제조 방법
KR100373358B1 (ko) 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100386454B1 (ko) 반도체 소자의 제조 방법
KR100322883B1 (ko) 반도체소자의 콘택 형성방법
KR20010106922A (ko) 반도체소자의 저장전극 형성방법
KR100403327B1 (ko) 반도체 소자의 제조 방법
KR100604759B1 (ko) 반도체 소자의 제조 방법
KR100792392B1 (ko) 저유전율 절연막을 이용한 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee