KR100504548B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 하부 금속 배선의 표면을 거칠게 하여 접촉 유효 단면적을 증가시킴으로써 콘택트 저항을 개선하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 절연층내의 트렌치내에 매립 형성된 하부 금속 배선을 갖는 반도체 기판상에 제 1 베리어막을 형성하는 단계; 상기 제 1 베리어막상에 제 1 절연막, 제 2 베리어막, 제 2 절연막을 차례로 형성하는 단계; 선택적으로 하부 금속 배선이 노출되도록 콘택홀을 형성하는 단계; 상기 하부 금속 배선을 일정 깊이로 식각하는 단계; 상기 제 2 절연막을 식각하여 상기 콘택홀을 지나도록 트렌치를 형성하는 단계; 노출된 상기 하부 금속 배선의 표면을 거칠게 하는 단계; 상기 콘택홀 및 트랜치내에 플러그 및 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal line of Semiconductor device }
본 발명은 반도체 소자에 관한 것으로 특히, 하부 금속 배선의 표면을 거칠게 하여 접촉 유효 단면적을 증가시킴으로써 콘택트 저항을 개선하는데 적당한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중에 배선 형성 기술은 소자가 고집적화됨에 따라 다층 배선 구조를 지향하며 소자 면적의 축소로 인한 반도체 기판상의 콘택홀(Contact hole) 또는 다층 금속 배선간의 비아홀(Via hole)의 크기도 축소된다.
특히, 반도체 소자가 고집적화됨에 따라서 BEOL(Back End of the Line) 공정이 중요한 로직 기술에서 금속 배선의 층간 연결에 많은 문제점이 발생하고 있다.
예를 들어, 금속 배선의 너비 및 비하 크기가 감소하게 되므로 특히 비아 저항이 증가하는 경우가 발생하게 되는데 이를 해결하기 위해 많은 연구가 진행되고 있다.
상기 비아 저항은 유효 콘택 면적에 따라 민감하게 변하기 때문에 유효 접촉 면적을 크게 하면 개선시킬 수 있으나 고집적화된 반도체 소자에서는 더 이상 비아홀 크기를 증가시키기 어렵다.
이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시한 바와 같이, 하부 금속 배선(2)이 형성된 반도체 기판(1)상에 제 1 에칭 베리어막(3)을 형성한다.
상기 제 1 에칭 베리어막(3)은 후속 공정에서 형성되는 층간절연막 보다 더 낮은 식각율을 지니는 물질로 형성한다.
이어, 상기 제 1 에칭 베리어막(3)상에 제 1 층간절연막(4)을 형성한다.
여기서, 상기 제 1 층간절연막(4)은 소자를 구동하기 위한 트랜지스터의 캐패시터나 금속 배선간을 절연시키거나, 다층 금속 배선에서 상, 하부 금속 배선의 절연을 위해 형성한다.
이어, 상기 제 1 층간절연막(4)상에 제 2 에칭 베리어막(5)과 제 2 층간절연막(6)을 차례로 형성한다.
그리고, 상기 제 2 층간절연막(6)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 콘택홀(9)을 형성하기 위한 제 1 감광막 패턴(7)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 감광막 패턴(7)을 마스크로 이용하여 상기 제 2 층간절연막(6)과 제 2 에칭 베리어막(5)과 제 1 층간절연막(4)을 식각하여 하부 금속 배선(2)이 드러나도록 콘택홀(9)을 형성한다.
그리고, 도 1c에 도시한 바와 같이, 식각된 상기 제 2 층간절연막(6)에 일정 영역에 트렌치(10)를 형성하기 위한 제 2 감광막 패턴(8)을 형성한다.
이어, 도 1d에 도시한 바와 같이, 상기 제 2 감광막 패턴(8)을 마스크로 이용하여 제 2 층간절연막(6a)을 식각하여 트렌치(10)를 형성한다.
여기서, 리소그래피(Lithography) 공정중에 발생하기 쉬운 콘택홀(9)과 트렌치(10)간의 미스얼라인 현상을 보상하기 위해 콘택홀(9) 사이즈에 비해 트렌치(10)의 사이즈를 크게 형성한다.
이어, 도 1e에 도시한 바와 같이, 상기 콘택홀(9)과 트렌치(10)를 완전히 매립할 수 있을 정도의 두께로 배선물질, 예컨대 텅스텐을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 제 2 층간절연막(6b)의 상부표면이 드러나도록 평탄화시켜 콘택홀(9) 내부에 플러그(11)를 형성하고 트렌치(10)에 상부 금속 배선(12)을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.
콘택홀의 크기가 작아짐에 따라 접촉 유효 단면적이 감소하여 콘택트 저항이 증가하게 된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 방법의 문제를 해결하기 위한 것으로, 하부 금속 배선의 표면을 거칠게 하여 접촉 유효 단면적을 증가시킴으로써 콘택트 저항을 개선하기 위한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 절연층내의 트렌치내에 매립 형성된 하부 금속 배선을 갖는 반도체 기판상에 제 1 베리어막을 형성하는 단계; 상기 제 1 베리어막상에 제 1 절연막, 제 2 베리어막, 제 2 절연막을 차례로 형성하는 단계; 선택적으로 하부 금속 배선이 노출되도록 콘택홀을 형성하는 단계; 상기 하부 금속 배선을 일정 깊이로 식각하는 단계; 상기 제 2 절연막을 식각하여 상기 콘택홀을 지나도록 트렌치를 형성하는 단계; 노출된 상기 하부 금속 배선의 표면을 거칠게 하는 단계; 상기 콘택홀 및 트랜치내에 플러그 및 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시한 바와 같이, 절연층내의 트렌치내에 매립 형성된 하부 금속 배선(22)을 갖는 반도체 기판(21)상에 제 1 베리어막(23)을 형성한다.
여기서, 상기 하부 금속 배선(22)은 Al, Ti, TiN, W, WN 등을 이용하여 형성한다.
또한, 상기 제 1 베리어막(23)은 예를 들어, SiON, Si3N4 등의 질화막 계통을 이용하여 후속 공정에서 형성되는 층간절연막 보다 더 낮은 식각율을 지니는 물질로 형성한다.
이어, 상기 제 1 베리어막(23)상에 제 1 절연막(24)을 형성한다.
여기서, 상기 제 1 절연막(24)은 소자를 구동하기 위한 트랜지스터의 캐패시터나 금속 배선간을 절연시키거나, 다층 금속 배선에서 상, 하부 금속 배선의 절연을 위해 형성한다.
이어, 상기 제 1 절연막(24)상에 제 2 베리어막(25)과 제 2 절연막(26)을 차례로 형성한다.
그리고, 상기 제 2 절연막(26)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 감광막 패턴을 형성한다.
도 2b에 도시한 바와 같이, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막(26), 제 2 베리어막(25), 제 1 절연막(24), 제 1 베리어막(23)을 선택적으로 식각하여 상기 하부 금속 배선(22)이 드러나도록 콘택홀(27)을 형성한다.
이때, 콘택홀(27)은 하부 금속 배선(22)이나 또는 트랜지스터의 소오스/드레인 영역이 노출되기까지 비등방성 식각하여 형성한다.
그리고, 도 2c에 도시한 바와 같이, 상기 하부 금속 배선(22)이 등방성 식각의 에치 프로파일(Etch Profile)을 갖도록 상기 하부 금속 배선(22)을 일정 깊이로 식각한다. 이때 상기 하부 금속 배선(22)을 등방성 식각할 때 상기 하부 금속 배선 (22)자체 두께의 10∼50％가 제거되도록 한다.
여기서, 상기 콘택홀(27)의 식각 기체로 CO2, O2, C4F8, Ar, C2F6, NF3, CHF3 등의 가스를 단독 또는 혼용하여 사용한다.
또한, 상기 식각 공정중 기술한 공정조건만으로는 하부 금속 배선(22a)의 효과적인 식각이 어려울 경우 염소계 기체, 예를 들어, Cl2, BCl3, SiCl4 등의 기체를 추가하여 식각한다.
이어, ACT, EKC 등의 솔벤트를 이용하여 콘택홀(27)을 클리닝한다.
도 2d에 도시한 바와 같이, 감광막 패턴을 마스크로 이용하여 제 2 절연막(26a)을 식각하여 상기 콘택홀(27)을 지나도록 트렌치(28)를 형성한다.
여기서, 리소그래피(Lithography) 공정중에 발생하기 쉬운 콘택홀(27)과 트렌치(28)간의 미스얼라인 현상을 보상하기 위해 콘택홀(27) 사이즈에 비해 트렌치(28)의 사이즈를 크게 형성한다.
그리고, 식각 공정만으로 접촉 유효 단면적이 확보되지 않을 시는 후속 공정인 상부 금속 배선 증착 공정전에 RF 스퍼터 클리닝 공정에서 하부 금속 배선(22b)의 표면을 거칠게 하여 접촉 유효 단면적을 증가시킨다.
여기서, 상기 RF 스퍼터 클리닝 공정은 불활성 기체인 Ar, Xe, Kr 등을 이용하며 통상적인 RF 스퍼터 클리닝 공정에 비해 10∼50％의 파워를 증가시켜 실시한다.
이어, 도 2e에 도시한 바와 같이, 상기 콘택홀(27)과 트렌치(28)를 완전히 매립할 수 있을 정도의 두께로 배선물질, 예컨대 텅스텐을 형성한 후, 화학적 기계적 연마법으로 제 2 절연막(26b)의 상부표면이 드러나도록 평탄화시켜 콘택홀(27) 내부에 플러그(29)를 형성하고 트렌치(28)에 상부 금속 배선(30)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
불활성 기체를 이용하여 하부 금속 배선의 표면을 거칠게 하여 접촉 유효 단면적을 증가시킴으로써 콘택홀의 저항을 개선할 수 있다.
도 1a 내지 도 1e는 종래 기술의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 하부 금속 배선
23 : 제 1 베리어막 24 : 제 1 절연막
25 : 제 2 베리어막 26 : 제 2 절연막
27 : 콘택홀 28 : 트랜치
29 : 플러그 30 : 상부 금속 배선

Claims (5)

  1. 절연층내의 트렌치내에 매립 형성된 하부 금속 배선을 갖는 반도체 기판상에 제 1 베리어막을 형성하는 단계;
    상기 제 1 베리어막상에 제 1 절연막, 제 2 베리어막, 제 2 절연막을 차례로 형성하는 단계;
    상기 제 2 절연막, 제 2 베리어막, 제 1 절연막, 제 1 베리어막을 선택적으로 제거하여 상기 하부 금속 배선이 노출되도록 콘택홀을 형성하는 단계;
    상기 하부 금속 배선을 전체 두께의 10 ~ 50%의 두께만큼 등방성 식각으로 식각하는 단계;
    상기 콘택홀보다 넓은 폭을 갖도록 상기 제 2 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 노출된 상기 하부 금속 배선의 표면을 불활성 기체를 이용하여 거칠게 하는 단계;
    상기 콘택홀 및 트랜치를 포함한 전면에 금속막을 형성하고 평탄화 공정을 실시하여 상기 콘택홀내에 플러그를 형성함과 동시에 트랜치내에 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서, 콘택홀의 식각 기체로 CO2, O2, C4F8, Ar, C2F6, NF3, CHF3 등의 가스를 단독 또는 혼용하여 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 하부 금속 배선을 염소계 기체인 Cl2, BCl3, SiCl4 중의 어느 하나를 추가하여 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 하부 금속 배선의 표면을 불활성 기체인 Ar, Xe, Kr 중의 어느 하나를 이용하여 RF 스퍼터 클리닝 공정으로 거칠게 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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