KR20050015116A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법

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KR20050015116A KR1020030053633A KR20030053633A KR20050015116A KR 20050015116 A KR20050015116 A KR 20050015116A KR 1020030053633 A KR1020030053633 A KR 1020030053633A KR 20030053633 A KR20030053633 A KR 20030053633A KR 20050015116 A KR20050015116 A KR 20050015116A
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Abstract

본 발명은 반도체 기판의 층간 절연막 상에 최상층 금속 배선을 위한 도전층을 두껍게 증착시키고, 상기 도전층 상에 감광막의 패턴을 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 도전층을 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 혼합한 식각 가스에 의해 주(main) 식각시킨 후 상기 층간 절연막을 과(over) 식각 시킨다. 상기 도전층이 식각되는 동안 상기 도전층의 식각 측면이 보호되므로 상기 도전층의 측면에 식각 손상이 발생하지 않는다.
따라서, 본 발명은 상기 금속 배선의 패턴의 두께가 두껍더라도 상기 금속 배선의 낮은 면 저항을 유지할 수 있고 나아가 반도체 소자의 전기적 특성 불량을 예방할 수 있다. 그 결과, 반도체 소자의 수율이 향상될 수 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 두껍고 미세한 금속 배선의 패턴을 형성하면서도 상기 금속 배선의 측면을 식각 손상으로부터 보호하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 다층 배선 구조를 가지며, 최상층(Top) 배선이 알루미늄(Al)과 같은 재질의 금속 배선으로 형성된다. 상기 금속 배선은 순수 알루미늄 재질로 형성되거나, 상기 금속 배선의 전기적 이동(Electromigration) 및 스파이킹(Spiking)을 억제하기 위해 상기 순수 알루미늄에 0.52.0%의 구리(Cu) 또는 실리콘(Si)을 첨가시킨 알루미늄 합금 재질로 형성될 수 있다.
요즈음, 상기 반도체 소자의 고집적화, 저전력화, 고속화 추세에 대한 요구가 높아짐에 따라 상기 반도체 소자의 미세화가 급진전되고 있다. 이는 상기 반도체 소자의 금속 배선을 축소시킴으로써 상기 금속 배선의 면 저항(Sheet Resistance: Rs)을 증가시킨다. 그 결과, 상기 금속 배선에서 여러 가지 문제점이 발생한다. 즉, 상기 금속 배선을 구성하는 도전성 물질의 전기적 이동과 스트레스에 의한 도전성 물질의 이동과 같은 문제점이 발생한다.
이러한 문제점을 해결하기 위해서는 상기 반도체 소자의 미세화가 진전되더라도 상기 금속 배선의 면 저항을 30~45 mΩ/sq 의 낮은 값으로 유지시켜주는 것이 바람직하다. 상기 금속 배선의 면 저항을 30~45 mΩ/sq 의 낮은 값으로 유지시키는 방법에는 상기 금속 배선의 두께 또는 폭을 확대시키는 방법이 있다. 상기 금속 배선의 폭을 확대시키는 방법은 상기 반도체 소자의 미세화에 적합하지 않으므로 상기 금속 배선을 8000~9000Å의 두께로 두껍게 만들면서 상기 금속 배선의 폭을 축소시키는 방법이 적합하다.
상기 알루미늄층의 패턴을 형성하기 위한 건식 식각 공정, 예를 들어 플라즈마 방식의 건식 식각 공정에서 상기 알루미늄층의 식각 가스로서 Cl2가스와 BCl3 가스의 혼합 식각 가스를 사용하여왔다. 상기 알루미늄층의 패턴을 형성하기 위한 주 식각 단계와, 상기 알루미늄층의 패턴간의 단락을 방지하기 위한 과(Over) 식각 단계에서 상기 Cl2가스와 BCl3 가스의 혼합 비율을 변경시키는 것이 일반적이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 최상층 금속 배선을 형성하기 위한 단면 공정도이다. 도 1a에 도시된 바와 같이, 반도체 기판(10)의 층간 절연막(11) 상에 최상층의 금속 배선(20)을 위한 도전층, 예를 들어 Ti층(21), 알루미늄(Al)층(23), TiN층(25)을 순차적으로 증착시킨다. 그런 다음, 상기 금속 배선(20)의 패턴을 형성하기 위한 일부분의 TiN층(25) 상에 감광막(30)의 패턴을 형성시키고, 상기 감광막(30)의 패턴을 식각 마스크로 이용하여 상기 TiN층(25), 알루미늄층(23), Ti층(21)의 불필요한 부분을 임의의 식각 가스(31)에 의해 건식 식각시킨다. 따라서, 상기 금속 배선(20)의 패턴이 형성된다. 도 1b에 도시된 바와 같이, 계속하여, 상기 금속 배선(20)의 패턴간의 전기적인 단락을 방지하기 위해 상기 금속 배선(20)의 패턴 사이의 층간 절연막(11)을 임의의 식각 가스(35)에 의해 과 식각(over etch)시킨다. 도 1c에 도시된 바와 같이, 그런 다음, 상기 금속 배선(20)의 패턴 상에 존재하는 감광막(30)의 패턴을 제거시킨다. 이어서, 상기 보호막(33)과 함께 불필요한 잔존물을 세정공정에 의해 제거시킨다.
그런데, 종래에는 상기 금속 배선(20)의 패턴을 형성하기 위해 상기 식각 가스(31),(35), 예를 들어 Cl2가스와 BCl3 가스의 혼합 식각 가스를 이용한 건식 식각 공정을 진행하는 동안에 상기 금속 배선(20)의 측면에 폴리머(polymer) 재질의 보호막(33)이 형성된다.
그러나, 상기 보호막(33)은 상기 식각 가스(31),(35)로부터 상기 금속 배선(20)의 측면을 제대로 보호하지 못하므로 상기 금속 배선(20)의 패턴이 형성되는 동안 상기 알루미늄층(23)의 측면이 많은 식각 손상을 받는다. 그 결과, 도 1c에 도시된 바와 같이, 상기 금속 배선(20)의 패턴의 측면에 식각 홈이 발생한다. 이는 상기 금속 배선(20)의 여러 가지 전기적인 불량의 원인을 제공함으로써 상기 반도체 소자의 전기적인 특성을 저하시키고 나아가 상기 반도체 소자의 수율을 저하시킨다.
한편, 상기 금속 배선(20)의 패턴을 위한 도전층이 상당히 두껍기 때문에 상기 도전층 상에 형성될 당시의 감광막(30)의 패턴도 비교적 두꺼운 두께를 갖는 것이 필요하다. 왜냐하면, 상기 도전층이 건식 식각되는 동안에 상기 감광막(30)의 패턴도 식각되더라도 상기 도전층이 건식 식각 완료된 후까지도 상기 감광막(30)의 패턴이 상기 금속 배선(20)의 패턴에 대한 식각 마스크로서의 역할을 하기에 충분한 두께로 잔존하고 있어야 하기 때문이다.
즉, 상기 도전층 상에 형성될 당시의 감광막(30)의 패턴이 너무 얇을 경우, 상기 도전층이 건식 식각되는 동안에 상기 감광막(30)의 패턴의 잔존 두께에 대한 여유(margin) 부족으로 인하여 상기 금속 배선(20)의 패턴의 상부면이 식각되어버린다. 상기 도전층 상에 형성될 당시의 감광막(30)의 패턴이 너무 두꺼울 경우, 패터닝 여유(margin)의 부족으로 인하여 상기 감광막(30)의 패턴을 원하는 임계 치수(Critical Dimension: CD)로 형성하기가 어렵다.
이러한 문제점을 개선하기 위해 Cl2가스와 BCl3 가스 및 알곤(Ar) 가스의 혼합 가스를 식각 가스로서 사용하는 방법이 제안되었다. 이 방법은 상기 감광막의 패턴을 원하는 임계 치수의 패턴으로 형성할 수 있으나, 상기 금속 배선(20)의 패턴을 위한 도전층을 건식 식각하는 동안에 상기 금속 배선(20)의 패턴의 측면에 형성되는 보호막(미도시)이 상기 금속 배선(20)의 패턴의 측면을 제대로 보호하지 못한다. 그러므로, 상기 금속 배선(20)의 패턴이 형성되는 동안 상기 알루미늄층(23)의 측면이 많은 식각 손상을 받아서 상기 금속 배선(20)의 패턴의 측면에 식각 홈이 발생한다. 그 결과, 상기 반도체 소자의 전기적인 특성이 저하되고 나아가 상기 반도체 소자의 수율이 저하된다.
따라서, 본 발명의 목적은 두꺼운 금속 배선의 패턴을 형성하면서도 상기 금속 배선의 패턴 측면을 식각 손상으로부터 보호하도록 하는데 있다.
본 발명의 다른 목적은 건식 식각 공정의 신뢰성을 향상시킴으로써 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 층간 절연막 상에 도전층을 증착시키는 단계; 상기 도전층 상에 소정의 감광막의 패턴을 형성시키는 단계; 및 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 도전층을 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 혼합한 식각 가스에 의해 건식 식각시킴으로써 상기 감광막의 패턴에 해당하는 금속 배선의 패턴을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 도전층을 건식 식각시키는 단계는
상기 도전층을 상기 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 1 비율로 혼합한 제 1 식각 가스에 의해 식각시킴으로써 상기 금속 배선의 패턴을 형성시키는 주 식각 단계; 및 상기 금속 배선의 패턴간의 전기적 절연을 위해 상기 금속 배선의 패턴 사이의 층간 절연막을 상기 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 2 비율로 혼합한 제 2 식각 가스에 의해 식각시키는 과 식각 단계를 포함할 수 있다.
바람직하게는, 상기 주 식각 단계에서 상기 CHF3 가스를 5~10 SCCM의 유량으로 공급시킬 수 있다. 더욱 바람직하게는, 상기 제 1 식각 가스의 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 각각 60~100 SCCM, 40~80 SCCM, 30~70 SCCM 및 5~10 SCCM의 제 1 비율로 혼합시킬 수가 있다.
바람직하게는, 상기 과 식각 단계에서 상기 CHF3 가스를 8~15 SCCM의 유량으로 공급시킬 수가 있다. 더욱 바람직하게는, 상기 제 2 식각 가스의 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 각각 5~70 SCCM, 50~70 SCCM, 30~60 SCCM 및 8~15 SCCM의 제 2 비율로 혼합시킬 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10)을 준비한다. 여기서, 상기 반도체 기판(10)에는 도면에 도시하지 않았으나, 반도체 소자를 위한 요소, 예를 들어 아이솔레이션(Isolation)층, 모스 트랜지스터의 게이트 전극, 소오스/드레인 영역, 커패시터, 저항체, 금속 배선 등이 미리 형성될 수 있다.
이후, 상기 반도체 기판(10)의 전역 상에 산화막과 같은 층간 절연막(11)을 형성시킨다. 즉, 화학 기상 증착 공정, 예를 들어 플라즈마 방식의 화학 기상 증착 공정을 이용하여 상기 반도체 기판(10)의 전역 상에 상기 층간 절연막(11)을 증착시킨다. 이어서, 화학적 기계적 연마 공정과 같은 평탄화 공정을 이용하여 상기 층간 절연막(11)의 상부면을 평탄화시킨다. 여기서, 상기 층간 절연막(11)은 설명의 편의상 1개층의 절연막으로 구성된 것처럼 도시되어 있으나, 실제로는 복수개의 상이한 절연막으로 구성될 수 있다.
그런 다음, 예를 들어 스퍼터링 공정을 이용하여 상기 층간 절연막(11)의 전역 상에 도전층, 예를 들어 최상층의 금속 배선을 위한 도전층을 증착시킨다. 이를 좀 더 상세히 언급하면, 상기 스퍼터링 공정을 이용하여 상기 층간 절연막(11)의 전역 상에 Ti층(21), 알루미늄층(23) 및 TiN층(25)을 순차적으로 증착시킴으로써 상기 도전층을 형성시킨다.
여기서, 상기 알루미늄층(23)은 순수 알루미늄 재질로 구성하거나, 상기 알루미늄층(23)의 전기적 이동 및 스파이킹 현상을 억제하기 위해 상기 순수 알루미늄에 0.52.0%의 구리(Cu) 또는 실리콘(Si)을 첨가시킨 알루미늄 합금 재질로 구성할 수 있다.
또한, 상기 알루미늄층(23)을 두꺼운 두께, 예를 들어 8000~9500Å의 두께로 증착시키는 것이 바람직하다. 이는 상기 알루미늄층(23)을 두껍게 증착시킴으로써 도 2e의 금속 배선(20)의 면 저항을 30~45Ω/sq의 낮은 값으로 유지시켜주기 위함이다.
또한, 상기 알루미늄층(23) 아래의 Ti층(21)은 상기 층간 절연막(11)에 대한 상기 알루미늄층(23)의 접착성을 향상시켜주기 위한 역할을 한다. 상기 Ti층(21)을 예를 들어 100~200Å의 두께로 증착시키는 것이 바람직하다.
또한, 상기 알루미늄층(23) 상의 TiN층(25)은 도 2b에 도시된 바와 같이, 감광막(30)의 패턴을 패터닝하는 사진공정을 진행할 때 상기 알루미늄층(23)으로부터의 광 반사를 방지하는 역할을 한다. 따라서, 상기 감광막(30)의 패턴이 원하는 임계 치수를 갖도록 정밀하게 패터닝할 수가 있다.
한편, 도면에 도시하지 않았으나, 상기 층간 절연막(11) 상에 금속 배선을 위한 도전층으로서 알루미늄층의 단일층을 증착시키는 것도 가능하다.
도 2b를 참조하면, 상기 Ti층(21), 알루미늄층(23) 및 TiN층(25)의 증착이 완료된 상태에서 사진공정을 이용하여 상기 TiN층(25) 상에 감광막(30)을 코팅시킨다. 그런 다음, 상기 감광막(30)을 도 2c에 도시된 바와 같이, 금속 배선(20)의 패턴을 형성하기 위한 부분의 TiN층(25) 상에 위치한 감광막(30)의 패턴으로 패턴닝시킨다.
이때, 상기 감광막(30)을 1.4~1.8μm의 두꺼운 두께로 코팅시키는 것이 바람직한데, 이는 상기 금속 배선(20)의 패턴을 위한 도전층이 상당히 두껍기 때문에 상기 도전층이 건식 식각 완료된 후에도 상기 금속 배선(20)의 패턴 상에 잔존하는 감광막(30)의 패턴이 상기 금속 배선(20)의 패턴에 대한 식각 마스크로서의 역할을 하기에 충분한 두께를 갖도록 하기 위함이다.
즉, 상기 도전층 상에 형성될 당시의 감광막(30)의 패턴이 너무 얇을 경우, 상기 도전층이 건식 식각되는 동안에 상기 감광막(30)의 패턴의 잔존 두께에 대한 여유(margin) 부족으로 인하여 상기 금속 배선(20)의 패턴의 상부면이 식각되어버린다. 상기 도전층 상에 형성될 당시의 감광막(30)의 패턴이 너무 두꺼울 경우, 패터닝 여유(margin)의 부족으로 인하여 상기 감광막(30)의 패턴을 원하는 임계 치수로 형성하기가 어렵다.
도 2c를 참조하면, 상기 감광막(30)의 패턴이 형성된 상태에서 상기 TiN층(25), 알루미늄층(23), Ti층(21)을 건식 식각하는 주(main) 식각 단계를 진행한다.
이를 좀 더 상세히 언급하면, 상기 감광막(30)의 패턴을 식각 마스크로 이용하여 상기 TiN층(25), 알루미늄층(23), Ti층(21)을 예를 들어 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 1 비율로 혼합한 제 1 식각 가스(40)를 사용한 플라즈마 방식의 식각 챔버(미도시)에 의해 건식 식각시킨다. 따라서, 상기 금속 배선(20)의 패턴이 형성되고, 상기 금속 배선(20)의 패턴 사이의 층간 절연막(11)이 노출된다.
이때, 상기 CHF3 가스는 폴리머성 가스로서 상기 알루미늄층(23)의 노출된 측면에서의 염소기를 제거함과 아울러 상기 측면을 보호하는 폴리머(polymer) 재질의 보호막(50)을 형성한다.
상기 CHF3 가스는 상기 TiN층(25), 알루미늄층(23), Ti층(21)의 도전층을 식각하는 주 식각 단계에서 예를 들어 5~10 SCCM(Standard Cubic Centimeter)의 제 1 유량으로 공급되는 것이 바람직하다. 이는 상기 CHF3 가스가 상기 적정 유량보다 많이 첨가될 경우, 상기 알루미늄층(23)의 식각 때에 상기 감광막(30)의 패턴의 손실을 가중시킴으로써 상기 감광막(30)의 패턴의 여유 부족 또는 폴리머 유발 등의 역효과를 가져올 수 있기 때문이다.
또한, 상기 Cl2가스, BCl3 가스, Ar 가스는 각각 60~100 SCCM, 40~80 SCCM, 30~70 SCCM의 유량을 공급된다. 상기 식각 챔버의 상부 전극과 하부 전극에 각각 800~1000 와트(W), 120~170 와트(W)의 전력이 인가된다. 상기 식각 챔버 내의 압력은 8~10 mTorr으로 유지된다.
한편, 상기 상부 전극과 하부 전극 모두에 전력을 인가는 경우는 상기 상부 전극과 하부 전극 중 어느 하나에만 전력을 인가하는 경우보다 상기 식각 챔버 내에서 이온들의 직진성이 향상되므로 상기 금속 배선(20)의 패턴에 대한 식각 프로파일을 개선시킬 수가 있다.
따라서, 상기 금속 배선(20)의 패턴이 두껍고 미세하더라도 상기 금속 배선(20)의 패턴을 형성하기 위한 건식 식각이 진행되는 동안에 상기 보호막(50)이 상기 제 1 식각 가스(40)로부터 상기 금속 배선(20)의 패턴의 측면을 제대로 보호한다.
그러므로, 본 발명은 상기 금속 배선(20)의 패턴의 측면에 식각 손상을 주지 않으면서 상기 금속 배선(20)의 패턴을 원하는 임계 치수로 형성시킬 수 있다. 그 결과, 상기 금속 배선(20)의 패턴의 낮은 면 저항이 안정적으로 유지되므로 반도체 소자의 전기적 특성이 개선되고 나아가 반도체 소자의 수율이 향상될 수 있다.
도 2d를 참조하면, 상기 주 식각 단계가 완료된 상태에서 계속하여 상기 금속 배선(20) 사이의 노출된 층간 절연막(11)을 예를 들어 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 2 비율로 혼합한 제 2 식각 가스(60)에 의해 임의의 깊이(D)만큼 식각하는 과(Over) 식각 단계를 진행한다. 따라서, 상기 금속 배선(20)의 패턴간의 전기적인 단락이 방지될 수 있다.
이를 좀 더 상세히 언급하면, 상기 과 식각 단계에서는 상기 주 식각 단계에서와 다르게 상기 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스의 비율을 변경시킨다. 즉, 상기 CHF3 가스는 8~15 SCCM의 제 2 유량으로 공급된다. 또한, 상기 Cl2가스, BCl3 가스, Ar 가스는 각각 5~70 SCCM, 50~70 SCCM, 30~60 SCCM의 유량을 공급된다. 상기 식각 챔버의 상부 전극과 하부 전극에 각각 800~1000 와트(W), 120~170 와트(W)의 전력이 인가된다. 상기 식각 챔버 내의 압력은 8~10 mTorr으로 유지된다.
이때, 상기 보호막(50)이 상기 주 식각의 단계에서와 마찬가지로, 상기 제 2 식각 가스(60)로부터 상기 금속 배선(20)의 패턴의 측면을 제대로 보호한다. 그 결과, 상기 금속 배선(20)의 패턴의 낮은 면 저항이 안정적으로 유지되므로 반도체 소자의 전기적 특성이 개선되고 나아가 반도체 소자의 수율이 향상될 수 있다.
도 2e를 참조하면, 상기 과 식각 단계가 완료된 상태에서 통상적인 기술을 이용하여 도 2d의 감광막(30)의 패턴을 제거시킴으로써 상기 금속 배선(20)의 패턴의 상부면을 노출시킨다. 이후, 상기 보호막(50)과 함께 불필요한 잔존물을 세정 공정에 의해 제거시킨다. 따라서, 본 발명에 따른 금속 배선의 패턴을 형성하기 위한 제조 공정이 완료된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 층간 절연막 상에 최상층 금속 배선을 위한 도전층을 두껍게 증착시키고, 상기 도전층 상에 감광막의 패턴을 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 도전층을 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 혼합한 식각 가스에 의해 주 식각시킨 후 상기 층간 절연막을 과 식각시킨다. 상기 도전층이 식각되는 동안 상기 도전층의 식각 측면이 보호되므로 상기 도전층의 측면에 식각 손상이 발생하지 않는다.
따라서, 본 발명은 상기 금속 배선의 패턴의 두께가 두껍더라도 상기 금속 배선의 낮은 면 저항을 유지할 수 있고 나아가 반도체 소자의 전기적 특성 불량을 예방할 수 있다. 그 결과, 반도체 소자의 수율이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 최상층 금속 배선을 형성하기 위한 단면 공정도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.

Claims (6)

  1. 반도체 기판의 층간 절연막 상에 도전층을 증착시키는 단계;
    상기 도전층 상에 소정의 감광막의 패턴을 형성시키는 단계; 및
    상기 감광막의 패턴을 식각 마스크로 이용하여 상기 도전층을 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 소정의 비율로 혼합한 식각 가스에 의해 건식 식각시킴으로써 상기 감광막의 패턴에 해당하는 금속 배선의 패턴을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 도전층을 건식 식각시키는 단계는
    상기 도전층을 상기 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 1 비율로 혼합한 제 1 식각 가스에 의해 식각시킴으로써 상기 금속 배선의 패턴을 형성시키는 주 식각 단계; 및
    상기 금속 배선의 패턴간의 전기적 절연을 위해 상기 금속 배선의 패턴 사이의 층간 절연막을 상기 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 제 2 비율로 혼합한 제 2 식각 가스에 의해 식각시키는 과 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 주 식각 단계에서 상기 CHF3 가스를 5~10 SCCM의 유량으로 공급시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 1 식각 가스의 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 각각 60~100 SCCM, 40~80 SCCM, 30~70 SCCM 및 5~10 SCCM의 제 1 비율로 혼합시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 과 식각 단계에서 상기 CHF3 가스를 8~15 SCCM의 유량으로 공급시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 제 2 식각 가스의 Cl2가스, BCl3 가스, Ar 가스 및 CHF3 가스를 각각 5~70 SCCM, 50~70 SCCM, 30~60 SCCM 및 8~15 SCCM의 제 2 비율로 혼합시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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