KR100494126B1 - 반도체소자의 플러그 형성방법 - Google Patents

반도체소자의 플러그 형성방법 Download PDF

Info

Publication number
KR100494126B1
KR100494126B1 KR10-2002-0087890A KR20020087890A KR100494126B1 KR 100494126 B1 KR100494126 B1 KR 100494126B1 KR 20020087890 A KR20020087890 A KR 20020087890A KR 100494126 B1 KR100494126 B1 KR 100494126B1
Authority
KR
South Korea
Prior art keywords
metal
forming
film
interlayer insulating
wiring
Prior art date
Application number
KR10-2002-0087890A
Other languages
English (en)
Other versions
KR20040061609A (ko
Inventor
류인철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0087890A priority Critical patent/KR100494126B1/ko
Publication of KR20040061609A publication Critical patent/KR20040061609A/ko
Application granted granted Critical
Publication of KR100494126B1 publication Critical patent/KR100494126B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 반도체소자의 플러그 형성방법을 개시한다. 개시된 발명은, 반도체기판 상에 하부금속배선을 형성하는 단계; 상기 하부금속배선을 포함한 기판 상에 층간절연막을 형성하는 단계; 상기 하부금속배선 상부면이 노출되도록 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 금속배리어막과 금속막을 형성하는 단계; 상기 층간절연막이 노출되도록 금속배리어막과 금속막을 제거하는 단계; 상기 금속배리어막과 금속막의 높이가 층간절연막의 높이보다 높게 형성되도록 기판 결과물에 대해 세정 공정을 실시하는 단계; 및 상기 금속배리어막과 금속막을 포함한 층간절연막 상에 상부금속배선을 형성하는 단계;를 포함한다.

Description

반도체소자의 플러그 형성방법{Method for forming plug of semiconductor device}
본 발명은 반도체소자의 플러그 형성방법에 관한 것으로서, 보다 상세하게는 2층 이상의 금속배선간을 연결하는 콘택 또는 기판(또는 게이트, 비트라인, 상부전극 등)과 금속배선을 연결하는 콘택에서 플러그 형성공정을 형성하되, 상부에 연결되는 금속배선을 스퍼터링방식으로 증착하는 반도체소자의 플러그 형성방법에 관한 것이다.
집적도가 증가됨에 따라 2층 이상의 금속배선을 사용하는 경우, 금속배선사이를 연결하는 콘택 또는 기판(또는 게이트, 비트라인, 상부전극 등)과 금속배선을 연결하는 콘택에서는 텅스텐 배선 또는 플러그 및 Al 등의 비저항이 낮은 금속을 증착, 배선을 정의하여 배선으로 사용하고 있다. 특히, 높은 클럭 속도(clock speed)를 요구하는 반도체소자에서는 배선구성물질의 비저항으로 인한 속도저하를 방지하기 위하여 플러그 공정을 적용하는 경우가 많다. 이때, 배선 구성물질은 비저항이 낮은 알루미늄 또는 구리 등이 사용되고 있으며, 이들의 증착방법은 기존에 널리 이용되는 스퍼터링 방식을 이용하고 있다
이러한 스퍼터링방식을 이용한 종래기술에 따른 반도체소자의 플러그 형성방법에 대해 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 플러그 형성방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 하부금속배선(13)을 형성한후 상기 하부금속배선(13)을 포함한 반도체기판(11)전체에 층간절연막(15)을 증착한다.
그다음, 상기 층간절연막(15)을 선택적으로 제거하여 상기 하부금속배선(13)상면을 노출시키는 콘택홀(17)을 형성한다.
이어서, 상기 콘택홀(17)을 포함한 층간절연막(15)상에 금속배리어막(19)을 증착한후 그 위에 상기 콘택홀(17)을 매립할 정도로 플러그용 텅스텐층(21)을 증착한다.
그다음, 도 1b에 도시된 바와같이, 에치백공정을 진행하여 상기 텅스텐층(21)을 포함한 상기 금속배리어막(19)을 상기 콘택홀(17)내에만 남도록 선택적으로 제거한다.
이어서, 에치백공정을 진행한후 선택적으로 제거된 텅스텐층(21)과 금속배리어막(19a)을 포함한 층간절연막(15)상에 상부금속배선용 금속층(23)을 증착한다.
이러한 종래의 방식으로 배선공정을 진행하는 경우, 텅스텐 플러그 형성후의 에치백 공정에 의하여 필연적으로 도 1b의 "T"만큼의 콘택에서의 텅스텐 손실이 발생하게 된다. 왜냐하면, 에치백 진행시에 절연막위에 증착된 텅스텐(W)의 완벽한 제거가 이루어지지 않으면 후속의 금속배선 정의에 문제가 발생되어 금속배선간의 브릿지를 유발시키기 때문이다. 이러한 이유로 인하여 텅스텐 에치백 진행시에 증착된 텅스텐 두께이상의 에치백 공정이 진행되어야 한다.
그러나, 텅스텐 에치백시의 과도식각은 콘택부위에 채워진 텅스텐의 손실을 가져 오게 된다.
이러한 텅스텐의 손실로 인하여 콘택상부에 증착되는 배선구성물질의 매립이 어려워지게 되므로 인해 도 1b의 "A"와 같은 보이드가 발생될 우려가 있게 된다. 특히, 스퍼터링방식으로 배선 구성물질을 증착하는 경우 매립상에 어려움이 발생하게 된다. 따라서, 이러한 매립불량은 콘택 크기가 작을수록 더욱 어렵게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 반도체소자의 금속배선 구성물질과 플러그 물질사이의 전기적 연결을 개선하므로써 콘택과 배선간의 저항 감소 및 개구성 불량을 방지하여 반도체소자 특성 및 수율을 증가시킬 수 있는 반도체소자의 플러그 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 플러그 형성방법 은, 반도체기판 상에 하부금속배선을 형성하는 단계; 상기 하부금속배선을 포함한 기판 상에 층간절연막을 형성하는 단계; 상기 하부금속배선 상부면이 노출되도록 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 금속배리어막과 금속막을 형성하는 단계; 상기 층간절연막이 노출되도록 금속배리어막과 금속막을 제거하는 단계; 상기 금속배리어막과 금속막의 높이가 층간절연막의 높이보다 높게 형성되도록 기판 결과물에 대해 세정 공정을 실시하는 단계; 및 상기 금속배리어막과 금속막을 포함한 층간절연막 상에 상부금속배선을 형성하는 단계;를 포함한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
(실시예)
이하, 본 발명에 따른 반도체소자의 플러그 형성방법의 바람직한 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 플러그 형성방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(31)상에 하부금속배선(33)을 형성한후 상기 하부금속배선(33)을 포함한 반도체기판(31)전체에 층간절연막(35)을 증착한다.
그다음, 도면에는 도시하지 않았지만 콘택홀을 형성하기 위한 노광마스크(미도시)를 상기 층간절연막(35)상에 형성한후 이를 마스크로 상기 층간절연막(35)을 선택적으로 제거하여 상기 하부금속배선(33)상면을 노출시키는 콘택홀(37)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 콘택홀(37)을 형성한후 추가적으로 건식각 공정을 실시하여 콘택홀(37)의 상부 모서리부(B)부분을 식각한다. 이때, 상기 콘택홀(37)의 상부 모서리부의 제거방법은 콘택홀 식각 공정후 Cl2, BCl3, Ar중에서 선택하여 식각공정을 실시한다. 이 경우에 감광막이 없는 상태에서도 식각을 실시하여도 무방하다. 또는 텅스텐 에치백을 진행하되, 텅스턴 에천트, 예를들어 SF6 등을 사용하는 단계가 완료된 상태에서 Ar를 주로 사용하여 에치백 공정을 추가로 실시할 수도 있다.
이러한 경우 콘택홀(37) 상부의 층간절연막의 식각이 진행하게 되는데, 플라즈마 식각시에 기하학적으로 노출된 부위면적이 다른 부위보다 넓어서 콘택홀상부의 프로파일이 변화하게 된다.
이렇게 변형된 콘택홀 상부구조가 만들어질 경우, 후속에 진행되는 배선구성물질을 스퍼터링방식으로 증착할 때에 매립특성이 개선되게 된다. 왜냐하면 콘택홀상부가 넓게 벌여져 있으므로 해서 플러그 상부에 보다 많은 배선구성물질의 증착이 이루어지기 때문이다.
그다음, 도 2c에 도시된 바와같이, 상부모서리부(B)부분이 식각된 콘택홀(37)을 포함한 층간절연막(35)상에 금속배리어막(39)을 증착한후 그 위에 상기 콘택홀(37)을 매립할 정도의 텅스텐층(41) 또는 Cu층을 증착한다.
이어서, 도 2d에 도시된 바와같이, 에치백공정을 진행하여 상기 텅스텐층(41)과 금속배리어막(39)을 선택적으로 제거하여 상기 콘택홀(37)내에만 남도록 한다.
그다음, 상기 선택적으로 제거된 텅스텐층(41a)과 금속배리어막(39a)을 포함한 전체 구조의 상면에 스퍼터링방식에 의해 금속층(43) (예를들어 Al, Cu층)을 증착한다.
한편, 본 발명의 다른 실시예에 대해 도 3a 내지 도 3c를 참조하여 설명하면, 먼저 도 3a에 도시된 바와같이, 반도체기판(51)상에 하부금속배선(53)을 형성한후 상기 하부금속배선(53)을 포함한 반도체기판(51)전체에 층간절연막(55)을 증착한다.
그다음, 도면에는 도시하지 않았지만 콘택홀을 형성하기 위한 노광마스크(미도시)를 상기 층간절연막(55)상에 형성한후 이를 마스크로 상기 층간절연막(55)을 선택적으로 제거하여 상기 하부금속배선(53)상면을 노출시키는 콘택홀(57)을 형성한다.
이어서, 상기 콘택홀(57)을 포함한 층간절연막(55)상에 금속배리어막(59)을 증착한후 그 위에 상기 콘택홀(57)을 매립할 정도의 텅스텐층(61)을 증착한다.
그다음, 도 3b에 도시된 바와 같이, CMP공정 및 세정공정을 함께 진행하여 상기 텅스텐층(61)과 금속배리어막(59)을 선택적으로 제거한다. 이때, 상기 CMP 공정 및 세정공정은 상기 층간절연막(55)의 상면이 드러날 때까지 진행한다. 또한, 상기 세정공정은 건식각 또는 습식각을 이용한다. 이때, 상기 건식각 세정 또는 습식각 세정공정은 플러그 물질의 식각속도보다 절연막의 식각속도가 빨라야 한다. 물론 상기 건식각 세정공정은 배선구성물질의 증착직전에 진행할 수도 있다.
위와 같은 방식으로 플러그 구성물질의 높이를 높여 후속공정에서 진행되는 스퍼터링 방식의 배선구성물질과의 연결이 쉽게 될 수 있다.
이어서, 도 3c에 도시된 바와같이, 상기 선택적으로 제거된 텅스텐층(61a)과 금속배리어막(59a)을 포함한 전체 구조의 상면에 스퍼터링방식에 의해 금속층(63)을 증착한다.
한편, 본 발명의 또 다른 실시예로서, 도면에는 도시하지 않았지만, 층간절연막 증착시에 파티클 등의 결함이 심하게 발생되어 배선구성물질의 리쏘그라피 공정기술 진행에 문제가 발생하는 경우에 위에서 언급한 본 발명에 따른 다른 실시예의 방법을 사용하여 금속과 금속배선사이의 전기적 브릿지 발생을 방지할 수가 있다. 이때, CMP 타겟이나 식각 타겟 등은 결함이 발생된 부위의 상부 모폴러지(morphology)를 평탄화하여 후속 리소그라피 공정에서 브릿지 등이 발생하지 않는 수준에서 결정되어야 한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 플러그 형성방법에 의하면, 2층 이상의 금속배선을 사용하여 금속배선과 금속배선을 연결하는 콘택 또는 실리콘기판과 금속배선을 연결하는 콘택사이즈가 0.5 μm 이하에서 플러그 및 스퍼터링방식으로 금속배선을 증착하여 반도체소자의 금속배선을 구성하는 물질과 플러그 물질사이의 전기적 연결을 개선하므로써 콘택과 배선사이의 저항 감소 및 개구성 불량을 방지하여 소자특성 및 수율을 증가시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 플러그 형성방법을 설명 하기 위한 공정단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 방법을 설명하기 위한 공정단면도,
도 3a 내지 도 3c는 본 발명에 다른 실시예에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 하부금속배선
35 : 층간절연막 37 : 콘택홀
37a : 상부모서리부 39 : 금속배리어막
41 : 텅스텐층 41a : 텅스텐플러그
43 : 상부배선층

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체기판 상에 하부금속배선을 형성하는 단계;
    상기 하부금속배선을 포함한 기판 상에 층간절연막을 형성하는 단계;
    상기 하부금속배선 상부면이 노출되도록 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 층간절연막 상에 금속배리어막과 금속막을 형성하는 단계;
    상기 층간절연막이 노출되도록 금속배리어막과 금속막을 제거하는 단계;
    상기 금속배리어막과 금속막의 높이가 층간절연막의 높이보다 높게 형성되도록 기판 결과물에 대해 세정 공정을 실시하는 단계; 및
    상기 금속배리어막과 금속막을 포함한 층간절연막 상에 상부금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  7. 제6항에 있어서, 상기 금속배리어막과 금속막은 CMP공정에 의해 선택적으로 제거하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  8. 제6항에 있어서, 상기 세정공정은 건식 세정공정 또는 습식세정공정인 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  9. 삭제
KR10-2002-0087890A 2002-12-31 2002-12-31 반도체소자의 플러그 형성방법 KR100494126B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0087890A KR100494126B1 (ko) 2002-12-31 2002-12-31 반도체소자의 플러그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0087890A KR100494126B1 (ko) 2002-12-31 2002-12-31 반도체소자의 플러그 형성방법

Publications (2)

Publication Number Publication Date
KR20040061609A KR20040061609A (ko) 2004-07-07
KR100494126B1 true KR100494126B1 (ko) 2005-06-13

Family

ID=37353137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0087890A KR100494126B1 (ko) 2002-12-31 2002-12-31 반도체소자의 플러그 형성방법

Country Status (1)

Country Link
KR (1) KR100494126B1 (ko)

Also Published As

Publication number Publication date
KR20040061609A (ko) 2004-07-07

Similar Documents

Publication Publication Date Title
US5470793A (en) Method of via formation for the multilevel interconnect integrated circuits
KR100187666B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR100494126B1 (ko) 반도체소자의 플러그 형성방법
KR20050068889A (ko) 반도체 소자의 구리 배선 형성 방법
JP3521200B2 (ja) 配線構造およびその形成方法
KR100571696B1 (ko) 반도체 소자의 제조 방법
KR101035593B1 (ko) 반도체 소자의 배선 형성방법
KR100191708B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100515058B1 (ko) 금속 패턴을 갖는 반도체 소자의 형성방법
KR100226727B1 (ko) 배선 형성 방법
KR100524634B1 (ko) 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR100414732B1 (ko) 금속배선 형성 방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
KR100393968B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR100421278B1 (ko) 반도체소자의 제조방법
KR100607748B1 (ko) 반도체소자의 연결배선 제조 방법
KR100866121B1 (ko) 반도체 소자의 금속배선 형성방법
KR100358569B1 (ko) 반도체소자의 금속배선 형성방법
KR20050035603A (ko) 반도체 소자의 배선 형성방법
KR20010011196A (ko) 반도체 장치의 비아 형성방법
KR100685137B1 (ko) 구리 금속 배선의 형성 방법 및 그에 의해 형성된 구리금속 배선을 포함하는 반도체 소자
KR100632041B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20010064077A (ko) 리프트-오프법을 이용한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee