KR101035593B1 - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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Abstract

본 발명은 보더리스 비아 적용시 발생되는 텅스텐 플러그의 부식 및 손실 등을 효과적으로 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명은 반도체 기판 상에 층간절연막을 증착하는 단계; 층간절연막을 식각하여 기판의 일부를 노출시키는 비아홀을 형성하는 단계; 비아홀의 일부를 매립하도록 상부에 리세스를 가지는 콘택 플러그를 형성하는 단계; 리세스를 채워 비아홀을 완전히 매립하도록 기판 전면 상에 도전막을 형성하는 단계; 및 콘택 플러그와 콘택하도록 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다. 바람직하게, 리세스는 500 내지 1000Å 정도의 깊이를 가지며, 도전막의 형성은 증착 및 리플로우 공정으로 이루어진다.
보더리스 비아, 배선, 리플로우, 플러그, 리세스

Description

반도체 소자의 배선 형성방법{METHOD OF FORMING INTERCONNECTION LINE FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12A, 15A : 티타늄막 12B, 15B : 티타늄나이트라이드막
12, 15 : 배리어금속막 13 : 텅스텐 플러그
14 : 리세스 16 : 알루미늄막
17 : ARC막
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 보더리스 비아(borderless via)를 적용한 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 예컨대 0.25㎛ 이하의 로직 기술에서는 칩 사이즈 감소를 위하여 배선 공정시 하부 비아홀과 상부 배선 간의 오버랩 마진이 거의 없는 보더리스 비아를 적용하고 있다.
그러나, 보더리스 비아를 적용하게 되면 상부 배선 형성을 위한 식각 및 에싱(ashing) 공정 시 노출된 하부 비아홀의 텅스텐(W) 플러그의 플라즈마 충전 (plasma charging)으로 인하여, 식각 및 에싱 공정 후 금속성 폴리머 등의 식각 잔류물 제거를 위해 수행되는 습식 케미컬 세정 공정에서 텅스텐 플러그가 부식 (corrosion) 및 손실되는 문제가 발생하게 된다. 이러한 문제는 텅스텐 플러그와 상부 배선 간의 콘택 저항을 증가시키고 심한 경우에는 콘택 불량을 야기시켜 결국 소자의 수율 및 신뢰성을 저하시키게 된다.
따라서, 종래에는 이러한 문제를 해결하고자 식각 및 에싱 공정 시 플라즈마 방전(discharging)을 적용하고 있으나, 회로 및 패턴 구조에 따른 플라즈마 방전 차이로 인하여 충분한 방전이 이루어지지 않아 문제 해결에 한계가 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 보더리스 비아 적용시 발생되는 텅스텐 플러그의 부식 및 손실 등을 효과적으로 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 비아홀을 형성하는 단계와, 상기 비아홀이 매립되는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 일부 제거하여 리세스를 형성하는 단계와, 상기 리세스를 채워 상기 비아홀이 매립되도록 상기 기판 전면 상에 도전막을 형성하는 단계와, 상기 도전막을 패터닝하여 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법을 제공한다.
삭제
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 증착하고, 층간절연막(11)을 식각하여 기판(10)의 일부를 노출시키는 비아홀을 형성한 다음, 비아홀을 포함하는 층간절연막(11) 표면에 제 1 배리어금속막(12)을 형성한다. 여기서, 제 1 배리어금속막(12)은 비아홀에 대한 배리어로서 작용하며, 바람직하게는 티타늄(Ti)막(12A)과 티타늄나이트라이드(TiN)막(12A)의 이중막으로 이루어진다. 그 후, 비아홀을 매립하도록 제 1 배리어금속막(12) 상에 플러그용 도전막으로서 텅스텐막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 층간절연막(11)의 표면이 노출되도록 텅스텐막과 제 1 배리어금속막(12)을 식각하여 제 1 배리어금속막(12)의 개재 하에 기판(10)과 콘택하는 텅스텐 플러그(13)를 형성함과 동시에 표면을 평탄화한다.
도 1b를 참조하면, 텅스텐 플러그(13)의 상부를 일부 제거하여 텅스텐 플러그(13) 상에 리세스(recess; 14)를 형성한다. 바람직하게, 리세스(14)는 500 내지 1000Å 정도의 깊이로 형성한다. 그 다음, 도 1c에 도시된 바와 같이, 리세스(14)가 형성된 기판 전체 표면에 제 2 배리어금속막(15)을 증착한다. 여기서, 제 2 배리어금속막(15)은 이후 형성될 알루미늄막에 대한 배리어로서 작용하며, 제 1 배리어금속막(12)과 마찬가지로 티타늄막(15A)과 티타늄나이트라이드막(15B)의 이중막으로 이루어진다.
도 1d를 참조하면, 제 2 배리어금속막(15) 상에 도전막으로서 알루미늄(Al)막(16)을 증착하고, 도 1e에 도시된 바와 같이, 리플로우(reflow) 공정을 수행하여 알루미늄막(16)으로 리세스(14)를 채워 비아홀을 완전히 매립시킴과 동시에 표면을 평탄화한다. 그 다음, 알루미늄막(16) 상부에 티타늄나이트라이드막으로 이루어진 ARC(Anti Reflective Coating)막(17)을 증착한다.
도 1f를 참조하면, 보더리스 비아를 적용하여 포토리소그라피 및 식각 공정에 의해 텅스텐 플러그(13)가 노출되지 않도록 ARC막(17), 알루미늄막(16) 및 제 2 배리어금속막(15)을 패터닝하여 배선을 형성한 후 에싱 공정을 수행한다. 그 다음, 습식 케미컬 세정 공정을 수행하여 금속성 폴리머 등의 식각 잔류물을 제거한다. 이때, 리세스(14)에 채워진 알루미늄막(16)에 의해 텅스텐 플러그(13)의 노출이 방지되어 식각 및 에싱 공정시 플라즈마 충전이 발생되지 않으므로, 세정 공정시 텅스텐 플러그(13)의 부식 및 손실 등이 유발되지 않게 된다.
상기 실시예에 의하면, 텅스텐 플러그의 상부를 일부 제거하여 리세스를 형성하고 리플로우 공정에 의해 알루미늄막으로 리세스를 완전히 채움으로써 보더리스 비아를 적용한 배선 형성시 텅스텐 플러그의 노출을 방지할 수 있게 된다. 이에 따라, 식각 및 에싱 공정시 텅스텐 플러그의 플라즈마 충전 및 이로 인해 후속 습식 케미컬 세정 공정시 야기되는 텅스텐 플러그의 부식 및 손실을 효과적으로 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 보더리스 비아 적용시 발생되는 텅스텐 플러그의 부식 및 손실 등을 효과적으로 방지하여 우수한 콘택 저항 특성을 확보할 수 있으므로 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 비아홀을 형성하는 단계;
    상기 비아홀을 포함하는 상기 층간 절연막의 표면에 제1 배리어금속막을 형성하는 단계;
    상기 비아홀 내부에 있는 상기 제1 배리어금속막 위에 콘택 플러그용 도전막을 증착한 후 상기 층간절연막의 표면이 노출되도록 상기 제1배리어금속막과 상기 콘택 플러그용 도전막을 식각함으로써, 상기 비아홀을 매립하는 콘택 플러그를 형성하는 단계;
    상기 제1 배리어금속막의 상부보다 상기 콘택 플러그의 상부를 더 많이 제거함으로써, 측면에 단차부가 형성되는 리세스를 형성하는 단계;
    상기 리세스를 채워 상기 비아홀이 매립되도록 상기 기판 전면 상에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 배선을 형성하는 단계
    를 포함하는 반도체 소자의 배선 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 배리어금속막은 티타늄막과 티타늄나이트라이드막의 이중막으로 형성하는 반도체 소자의 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 리세스를 형성하는 단계 후,
    상기 리세스를 포함하는 상기 층간 절연막 상에 제2 배리어금속막을 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성방법.
  5. 제 4 항에 있어서,
    상기 제2 배리어금속막은 티타늄막과 티타늄나이트라이드막의 이중막으로 형성하는 반도체 소자의 배선 형성방법.
  6. 제 1 항에 있어서,
    상기 도전막을 형성하는 단계 후,
    상기 도전막 상에 ARC(Anti Reflective Coating)막을 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 ARC막은 티타늄나이트라이드막으로 형성하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 배선을 형성하는 단계 후,
    에싱공정과 습식세정공정을 실시하는 단계를 더 포함하는 반도체 소자의 배선 형성방법.
  9. 제 1 항에 있어서,
    상기 리세스는 500 내지 1000Å의 깊이로 형성하는 반도체 소자의 배선 형성방법.
  10. 제 1 항에 있어서,
    상기 콘택 플러그는 텅스텐으로 형성하고, 상기 도전막은 알루미늄막으로 형성하는 반도체 소자의 배선 형성방법.
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