KR101161665B1 - 반도체 소자의 다층금속배선 형성방법 - Google Patents

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Abstract

본 발명은 비아 콘택 저항을 감소시킬 수 있는 반도체 소자의 다층 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 하지층이 형성된 반도체기판 상에 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선 상에 상기 하부 금속배선을 노출시키는 비아홀이 구비된 층간절연막을 형성하는 단계와, 상기 비아홀을 포함한 층간절연막 상에 베리어막으로 티타늄막과 텅스텐막을 차례로 형성하는 단계와, 상기 텅스텐질화막 상에 비아홀이 매립되도록 콘택플러그용 텅스텐막을 형성하는 단계와, 상기 텅스텐질화막이 노출될 때까지 상기 텅스텐막을 에치백하여 비아홀 내에 콘택플러그를 형성하는 단계와, 상기 텅스텐막이 에치백되어 노출된 텅스텐질화막 부분을 제거하는 단계 및 상기 층간절연막 상에 콘택플러그를 통해 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 다층금속배선 형성방법{Method for forming multi layer metal wiring of semiconductor device}
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 다층 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 하부 금속배선
23: 제1티타늄막 24: 티타늄질화막
25: 층간절연막 26: 비아홀
27: 제2티타늄막 28: 텅스텐질화막
29: 텅스텐막 30: 콘택플러그
31: 상부 금속배선
본 발명은 반도체 소자의 다층금속배선 형성방법에 관한 것으로, 보다 상세하게는, 비아 콘택 저항을 감소시킬 수 있는 반도체 소자의 다층금속배선 형성방법에 관한 것이다.
반도체 소자의 고집적 및 고속화가 진행되면서, 스택(stack) 구조의 반도체 소자를 제조하게 되었으며, 이에 따라, 금속배선 또한, 다층금속배선 구조로 형성하고 있다. 이때, 상기 다층금속배선은 비아 콘택(Via Contact)을 통해 하부 금속배선과 상부 금속배선간을 서로 연결시키게 된다..
여기서, 현재 수행되고 있는 다층금속배선 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 소정의 하지층이 형성된 반도체 기판 상에 Al재질의 하부 금속배선을 형성한다, 그런다음, 상기 하부 금속배선 상에 층간절연막(IMD)을 증착한 후, 상기 층간절연막을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아홀을 형성한다.
다음으로, 상기 비아홀을 포함한 층간절연막 상에 베리어막으로 티타늄(Ti)막과 티타늄질화(TiN)막을 차례로 형성한 후, 상기 비아홀이 매립하도록 티타늄질화막 상에 비아 콘택용 텅스텐(W)막을 증착한다.
계속해서, 상기 텅스텐막을 티타늄질화막이 노출될 때까지 에치백(etch back)하여 비아홀 내에 콘택플러그(contact plug), 즉, 비아 콘택(via contact)을 형성한다.
그리고나서, 상기 비아 콘택을 포함한 층간절연막 상에 상기 비아 콘택을 통해 상기 하부 금속배선과 전기적으로 콘택되는 Al 재질의 상부 금속배선을 형성한다.
그러나, 전술한 바와 같은, 종래의 다층금속배선 형성방법에 따르면, 상기 텅스텐막의 증착시 텅스텐막이 티타늄막과 반응하는 것을 방지하기 위하여 티타늄막 상에 티타늄질화막을 ～1000Å 정도의 두께로 형성하게 되는데, 이렇게 두껍게 형성된 티타늄질화막은 비아 콘택과의 단차를 1000Å 정도 높은 단차를 발생시키게 된다. 이처럼, 상기 티타늄질화막과 비아 콘택간의 높은 단차로 인해 비아 콘택 저항이 증가하는 문제가 발생하게 된다.
아울러, 두껍게 형성된 티타늄질화막과 비아 콘택간의 단차로 인해 Al 재질의 상부 금속배선 형성시 Al의 매립 특성에 영향을 주게 된어, 상기 상부 금속배선 내에 보이드가 발생하기도 한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비아 콘택 저항을 감소시킬 수 있는 반도체 소자의 다층 금속배선 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상부 금속배선 내에 보이드의 발생없이 상부 금속배선의 형성을 용이하게 수행할 수 있는 반도체 소자의 다층 금속배선 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하지층이 형성된 반도체기판 상에 하부 금속배선을 형성하는 단계; 상기 하부 금속배선 상에 상기 하부 금속배선을 노출시키는 비아홀이 구비된 층간절연막을 형성하는 단계; 상기 비아홀을 포함한 층간절연막 상에 베리어막으로 티타늄막과 텅스텐질화막을 차례로 형성하는 단계; 상기 텅스텐질화막 상에 비아홀이 매립되도록 비아 콘택용 텅스텐막을 형성하는 단계; 상기 텅스텐질화막이 노출될 때까지 상기 텅스텐막을 에치백하여 비아홀 내에 비아 콘택을 형성하는 단계; 상기 텅스텐막이 에치백되어 노출된 텅스텐질화막 부분을 제거하는 단계; 및 상기 층간절연막 상에 비아 콘택을 통해 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 다층 금속배선 형성방법을 제공한다.
여기서, 상기 티타늄막과 텅스텐질화막은 스퍼터링 방식에 따라 형성하는 것을 특징으로 한다.
상기 텅스텐질화막을 제거하는 단계는, 케미컬을 이용한 습식 세정으로 수행하는 것을 특징으로 한다.
상기 케미컬은 ACT 용액인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비아 콘택 저항을 감소시키기 위한 반도체 소자의 다층 금속배선에 관한 것으로, 하부 금속배선과 상부 금속배선을 전기적으로 연결시키는 역할을 하는 비아 콘택 형성시, 비아 콘택 내에 베리어막으로 티타늄막과 텅스텐질화막을 사용하며, 상기 텅스텐N막을 습식 세정으로 제거하여 베리어막의 높이를 감소시킨다.
이렇게 하면, 상기 베리어막과 비아 콘택간의 단차가 감소하게 되어 비아 콘 택의 저항을 감소시킬 수 있으며, 아울러, 낮아진 베리어막과 비아 콘택간의 단차로 인해 보이드의 생성없이 상부 금속배선용 Al막의 증착을 용이하게 수행할 수 있다
자세하게, 도 1 내지 도 5는 본 발명에 따른 반도체 소자의 다층금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 하지층(미도시)이 형성된 반도체기판(21) 상에 Al 재질로 이루어진 하부 금속배선(22)을 형성한다. 그런다음, 상기 하부 금속배선(22) 상에 하부 금속배선의 신뢰성 향상을 위한 제1티타늄막(23)과 티타늄질화막(24)을 증착한다.
다음으로, 상기 티타늄질화막(24) 상에 층간절연막(IMD: Inter Metal Dielectrics, 25)을 증착한 후, 상기 층간절연막(25) 상에 비아홀 형성 영역을 노출시키는 마스크패턴(미도시)을 형성한다. 이어서, 상기 마스크패턴을 식각마스크로 이용해서 상기 노출된 층간절연막(25)을 식각하여 비아홀(26)을 형성한다. 이때, 상기 층간절연막(25) 식각시 티타늄질화막(24)과 제1티타늄막(23) 부분도 식각되며, 또한, 상기 하부 금속배선(22)의 일부분도 식각되어진다.
계속해서, 상기 마스크패턴이 제거된 상태에서 상기 비아홀(26) 형성을 위한 층간절연막 식각시 발생된 불순물들을 RF 파워를 통해 제거한다. 이때, 상기 비아홀 형성시 식각된 층간절연막의 상면 양측 부분이 식각되는데, 이는, 상기 후속 베리어막과 비아 콘택 금속막 및 상부 금속배선용 금속막의 증착을 용이하게 수행할 수 있도록 한다.
도 2를 참조하면, 상기 비아홀(26)을 포함한 층간절연막 상에 베리어막으로 제2티타늄막(27)과 텅스텐질화막(28)을 스퍼터링(sputtering) 방식을 통해 차례로 증착한다.
그런다음, 상기 텅스텐질화막(28)을 포함한 기판 전면 상에 비아홀(26)이 매립되도록 비아 콘택 텅스텐막(29)을 증착한다.
도 3을 참조하면, 상기 텅스텐질화막(28)이 노출될 때까지 상기 텅스텐막(29)을 에치백(etch back)하여 비아홀(26) 내에 비아 콘택(via contact, 30)를 형성한다. 즉, 상기 텅스텐질화막(28)의 질화막 부분을 식각정지막으로 하여 상기 비아 콘택용 텅스텐막(29)을 과도식각(over etch)으로 수행하여 비아홀(26) 내에 비아 콘택(30)를 형성한다. 이때, 상기 텅스텐막 식각시 상기 텅스텐질화막(28)도 일부 소실(loss)된다.
도 4를 참조하면, 상기 텅스텐막(29)이 에치백되어 노출된 텅스텐질화막(28)을 케미컬, 즉, 금속 성분의 제거가 용이한 하이드록실아민(hydroxylamine)이 주성분인 ACT 용액을 사용하여 습식 세정으로 제거한다.
여기서, 본 발명은 베리어막인 텅스텐질화막(28)을 습식 세정으로 제거함으로서, 층간절연막(25) 상에 형성된 베리어막의 높이를 감소시킬 수 있다. 이로 인해, 상기 베리어막(27)과 비아 콘택(30)간의 단차를 감소시킬 수 있어, 결과적으로 비아 콘택 저항을 감소시킬 수 있게 된다.
자세하게는, 종래에서는 하부 금속배선과 상부 금속배선간을 연결하는 비아 콘택 형성시 베리어막으로 티타늄막과 티타늄질화막을 사용하였으나, 상기 티타늄 질화막이 두껍게 형성하게 됨에 따라 베리어막의 두께가 높아지게 되었다. 이로 인해, 베리어막과 비아 콘택간에 높은 단차가 발생하게 되어, 높은 단차로 인해 비아 콘택 저항이 증가하는 문제점이 발생하였으나, 본 발명에서는, 베리어막을 티타늄막과 텅스텐질화막으로 형성하며, 상기 텅스텐질화막을 제거함으로서, 베리어막의 두께를 감소시킬 수 있게 된다.
그러므로, 상기 베리어막의 감소된 두께만큼 상기 베리어막과 비아 콘택간의 단차를 감소시킬 수 있어, 이로 인해, 비아 콘택 저항을 감소시킬 수 있다.
또한, 본 발명은 베리어막과 비아 콘택간의 단차가 감소시킴에 따라 후속 상부 금속배선용 Al막의 증착시 상부 금속배선 내에 보이드의 생성없이 수행할 수 있다.
도 5를 참조하면, 상기 층간절연막 상에 상부 금속배선용 Al막을 증착한 후, 이를 식각하여 비아 콘택(30)을 통해 하부 금속배선(22)과 연결되는 Al 재질의 상부 금속배선(31)을 형성하여 본 발명의 실시예에 따른 반도체 소자의 다층 금속배선을 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 하부 금속배선과 상부 금속배선을 연결하는 비 아 콘택 형성시 베리어막으로 티타늄막과 텅스텐질화막을 사용하고 나서, 상기 텅스텐질화막을 습식 세정으로 제거함으로서, 베리어막의 높이를 감소시킬 수 있게 된다.
이로 인해, 상기 베리어막과 비아 콘택간의 단차를 감소시킬 수 있어, 비아 콘택 저항을 감소시킬 수 있다.
또한, 본 발명은 상기 베리어막과 비아 콘택간의 감소된 단차만큼 상부 금속배선용 금속막의 증착이 용이하며, 아울러 상기 상부 금속배선 내에 보이드의 생성없이 상부 금속배선을 형성할 수 있게 되므로, 역시, 비아 콘택 저항을 감소시킬 수 있다.

Claims (4)

  1. 하지층이 형성된 반도체기판 상에 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선 상에 상기 하부 금속배선을 노출시키는 비아홀이 구비된 층간절연막을 형성하는 단계;
    상기 비아홀을 포함한 층간절연막 상에 베리어막으로 티타늄막과 텅스텐질화막을 차례로 형성하는 단계;
    상기 텅스텐질화막 상에 비아홀이 매립되도록 비아 콘택용 텅스텐막을 형성하는 단계;
    상기 텅스텐질화막이 노출될 때까지 상기 텅스텐막을 에치백하여 비아홀 내에 비아 콘택을 형성하는 단계;
    상기 텅스텐막이 에치백되어 노출된 텅스텐질화막 부분을 제거하는 단계; 및
    상기 층간절연막 상에 비아 콘택을 통해 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 티타늄막과 텅스텐질화막은 스퍼터링 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    상기 텅스텐질화막을 제거하는 단계는, 케미컬을 이용한 습식 세정으로 수행하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 케미컬은 ACT 용액인 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
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