KR20080060310A - 반도체소자의 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 텅스텐에치백공정시 배리어메탈의 손상을 방지하면서 플러그손실의 증가를 억제할 수 있는 반도체소자의 플러그 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 플러그 형성 방법은 콘택홀이 형성된 기판을 준비하는 단계; 상기 기판 상에 배리어막(TiN)을 형성하는 단계; 상기 배리어막 상에 플러그도전층(텅스텐막)을 형성하는 단계; 및 상기 플러그도전층의 식각을 빠르게 하는 제1식각과 상기 배리어막과의 선택비를 고려한 제2식각을 순차적으로 진행하여 상기 배리어막에서 식각이 정지되도록 하는 상기 플러그도전층의 에치백을 진행하는 단계를 포함하고, 상술한 본 발명은 텅스텐에치백공정을 텅스텐막 식각과 TiN막과의 선택비를 고려한 식각을 단계적으로 진행하므로써 초미세 패턴에서 TiN막의 손상을 방지하면서 플러그손실을 최소화시키는 SOT를 구현할 수 있는 효과가 있다. 이로써, 본 발명은 초미세 반도체 소자 구현에서 신뢰성 향상 및 고집적화, 수율 향상을 구현할 수 있다.
텅스텐플러그, 에치백, TiN, 배리어메탈, 플러그손실
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 플러그 형성 방법을 도시한 공정 단면도.
도 2a는 SOT에 의한 종래기술의 TiN막의 손상을 나타낸 사진.
도 2b는 SOO에 의한 종래기술의 플러그손실 증가를 나타낸 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플러그의 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 절연막
23 : 콘택홀 24 : TiN막
25 : 텅스텐막 25B : 텅스텐플러그
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 플러그 형성 방법에 관한 것이다.
반도체 제조 공정중 하부의 전도층과 상부의 전도층의 연결을 위해 콘택홀을 형성하고 두 층간의 전류흐름을 담당할 콘택 물질('플러그(Plug)'라 일컬음)을 채워야 한다. 이때, 플러그가 가져야 하는 기본적인 특성은 저항이 낮고, 콘택홀 갭필(Gapfill) 능력이 우수하여야 한다는 점인데, 이러한 조건을 모두 만족시키는 공정으로 화학기상증착법(Chemical Vapor Depsition; CVD)에 의한 텅스텐(W) 공정이 있다. 여기서, 화학기상증착법에 의한 텅스텐 공정은 단차피복성(Step coverage)이 우수하여 종횡비 20 이상의 콘택홀에서도 갭필능력이 우수한 것으로 알려져 있다.
그리고, 텅스텐공정을 이용한 플러그 공정시, 콘택홀 갭필후에는 텅스텐에치백(W Etchback) 공정을 진행하고 있으며, 텅스텐 에치백 공정은 배리어메탈(Barrier metal)에서 식각이 정지하는 공정을 사용한다. 예컨대, 배리어메탈이 TiN막인 경우 SOT(Stop on TiN) 공정이 된다.
그러나, 반도체소자의 디자인룰(Design Rule)이 작아짐에 따라 텅스텐 에치백 공정의 SOT(Stop on TiN) 구현이 어렵게 되어 SOO(Stop on Oxide) 공정이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 플러그 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 산화막 재질의 절연막(12)을 형성한 후, 절연막(12)을 식각하여 콘택홀을 형성한다.
이어서, 콘택홀이 형성된 절연막(12) 상에 배리어메탈인 TiN막(13)을 증착하고, TiN막(13) 상에 화학기상증착법(CVD)을 이용하여 텅스텐막(14)을 증착하여 콘택홀을 갭필한다.
텅스텐에치백공정을 진행한다. 텅스텐에치백공정은, 텅스텐막(14)을 식각한 후 TiN막(13)까지 식각하되, 산화막 재질인 절연막(12) 위에서 식각을 정지시킨다. 이로써, 콘택홀 내부에는 텅스텐플러그(14A)가 형성되고, 텅스텐플러그(14A)와 절연막 사이에는 TiN막(13A)이 잔류한다.
종래기술은 디자인룰이 작아 짐에 따라 TiN막(13)의 두께 또한 감소하게 되었고 이러한 디자인룰에서 위와 같은 텅스텐 에치백 공정에서 'SOT'를 구현하였을 경우, 도 1b와 같이 TiN막의 손상(13B)을 주게 되어 도 1c와 같이, 'SOO'를 구현하고 있다.
그러나, 'SOO'에 의한 종래기술은 TiN막(13) 식각시, 텅스텐플러그(14A)의 손실이 추가로 발생하여 플러그손실(Plug Loss, 'L')이 증가하는 문제가 있다. 이러한 플러그손실(L)의 증가는 텅스텐막(14)과 TiN막(13)의 선택비 차이에 의한 것이다.
이와 같이, 플러그손실(L)이 증가하면, 후속 알루미늄막 증착시 보이드(Void, 'V')를 유발하게 되며, 이러한 보이드(V)는 반도체 소자에서 신뢰도 및 저항 문제를 야기시킬 우려가 있다.
도 2a는 SOT에 의한 종래기술의 TiN막의 손상을 나타낸 사진이고, 도 2b는 SOO에 의한 종래기술의 플러그손실 증가를 나타낸 사진이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 텅스텐에치백공정시 배리어메탈의 손상을 방지하면서 플러그손실의 증가를 억제할 수 있는 반도체소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 플러그 형성 방법은 콘택홀이 형성된 기판을 준비하는 단계; 상기 기판 상에 배리어막을 형성하는 단계; 상기 배리어막 상에 플러그도전층을 형성하는 단계; 및 상기 플러그도전층의 식각을 빠르게 하는 제1식각과 상기 배리어막과의 선택비를 고려한 제2식각을 순차적으로 진행하여 상기 배리어막에서 식각이 정지되도록 하는 상기 플러그도전층의 에치백을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 플러그도전층은 텅스텐막이고, 상기 배리어막은 TiN막인 것을 특징으로 하며, 상기 제1식각은, 상기 절연막 표면 상부의 TiN막 상부에서 일정 두께를 남길때까지 진행하는 것을 특징으로 하고, 상기 제2식각은 상기 TiN막은 식각하지 않고 상기 텅스텐막만 선택적으로 식각하는 선택비로 상기 텅스텐막을 식각하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 텅스텐 에치백 공정을 이용한 플러그 공정시 SOT를 구현 방법이며, 단일조건의 식각에서 텅스텐 식각과 TiN막과의 선택비를 고려한 식각으로 나누어 인시튜(Insitu)로 진행하므로써 SOT를 구현한 방법이다. 텅스텐 식각시에 충분히 식각율이 높은 식각을 진행하고 이후 TiN막과 텅스텐막의 선택비가 높은 식각을 진행하므로써 TiN막의 손상 및 플러그손실을 최소화하여 SOT를 구현하는 방법이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플러그의 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 산화막 재질의 절연막(22)을 형성한 후, 절연막(22)을 식각하여 콘택홀(23)을 형성한다. 여기서, 절연막(22)은 실리콘산화막(SiO2) 계열의 산화막으로서, 예를 들면, BPSG, PETEOS이다. 그리고, 기판(21)은 실리콘기판, 트랜지스터의 소스영역 및 드레인영역, 비트라인패턴 또는 금속배선이며, 이하, 기판(21)은 비트라인배리어메탈(21A), 비트라인텅스텐막(21B) 및 비트라인하드마스크질화막(21C)의 순서로 적층된 비트라인패턴이라 가정한다. 따라서, 콘택홀(23)은 절연막(22)과 비트라인하드마스크질화막(21C)을 식각하여 형성한 것이다.
도 3b에 도시된 바와 같이, 콘택홀(23)이 형성된 절연막(22) 상에 배리어메탈인 TiN막(24)을 증착하고, TiN막(24) 상에 화학기상증착법(CVD)을 이용하여 텅스텐막(25)을 증착하여 콘택홀을 갭필한다. 여기서, 배리어메탈인 TiN막(24)은 비트라인텅스텐막(21B)과 텅스텐막(25)간 상호확산을 방지하기 위한 배리어물질이고, 텅스텐막(25)은 플러그 물질이다.
이어서, 텅스텐에치백공정을 진행한다. 본 발명은 텅스텐에치백공정을 텅스텐막(25) 식각의 제1식각과, 텅스텐막(25)과 TiN막(24)과의 선택비를 고려한 제2식각으로 나누어 인시튜(Insitu)로 진행하므로써 TiN막(24) 상에서 식각이 정지되도록 하는 SOT를 구현한다. 텅스텐막(25) 식각시에는 식각율이 높은 식각을 진행하고, 이후 TiN막(24)과 텅스텐막(25)의 선택비가 높은 식각을 진행하므로써 TiN막(24)의 손상 및 플러그손실을 최소화한다.
먼저, 도 3c에 도시된 바와 같이, 제1식각을 통해 텅스텐막(25)을 식각한다. 이때, 제1식각은 텅스텐막(25)의 식각율이 높은 식각으로 진행하고, 텅스텐막(25)의 식각이 과도하게 발생하여도 플러그손실이 발생하지 않도록 한다. 단, 텅스텐막(25)의 식각은 절연막(22) 표면 상부의 TiN막(24) 상부에서 일정 두께(D)를 남길때까지 진행한다. 이로써, 텅스텐막(25A)이 잔류한다.
다음으로, 도 3d에 도시된 바와 같이, 남아있는 텅스텐막(25A)과 TiN막(24)과의 선택비를 고려한 제2식각을 진행한다. 즉, TiN막(24)은 식각하지 않고 텅스텐막(25A)만 선택적으로 식각하는 선택비로 텅스텐막(25A)을 식각하여 텅스텐플러그(25B)를 형성한다.
TiN막(24)과의 선택비를 고려한 제2식각은, TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 방식의 고밀도 플라즈마 장치에서 주로 산소(Oxygen)와 불소(Fluorine) 가스를 포함한 플라즈마를 이용하여 진행한다. 이때, 높은 파워를 사용할 경우 TiN막(24)에 손상을 주기 때문에, 본 발명은 낮은 바이어스 파워(Bias power)를 사용하여 텅스텐막(25A)과 TiN막(24)의 선택비를 극대화 시킴으로서 SOT를 구현한다. 그리고, 산소를 사용하므로써 텅스텐막(25A)의 잔류물이 남지 않는다.
바람직하게, TiN막(24)과의 선택비를 고려한 제2식각시, 식각가스는 SF6, N2, O2 및 Ar의 혼합가스를 사용한다. 이때, SF6와 O2의 유량비율은 6:1∼10:1의 비율을 사용하는데, SF6 가스의 유량은 100∼500sccm, Ar과 O2는 각각 10∼100sccm을 사용한다. 그리고, 바이어스파워는 적어도 100W 이하(1W∼100W)를 사용하고, 소스파워는 500∼1500W 범위내에서 인가한다. 이때, 바이어스파워는 낮을수록 TiN막(24)에 주는 손상이 적다. 그리고, 압력은 5∼50mTorr 범위내에서 사용한다.
상술한 실시예에 따르면, 텅스텐에치백공정을 텅스텐막 식각과 TiN막과의 선택비를 고려한 식각을 단계적으로 진행하므로써 TiN막의 손상을 방지하면서 플러그손실을 최소화시키는 SOT를 구현할 수 있다.
한편, 상술한 실시예는 플러그도전층이 텅스텐막인 경우에 대해 설명하였으나, 배리어메탈과 플러그도전층을 이용하고 에치백공정이 수반되는 반도체소자의 플러그공정에도 적용이 가능하다. 예컨대, 플러그도전층의 폴리실리콘이고 배리어메탈이 Ti막인 경우에, 에치백공정을 진행할 때 폴리실리콘의 식각을 빠르게 하고 이어서 Ti막과의 선택비를 고려한 식각을 진행하므로써, 배리어메탈인 Ti막의 손상을 방지하면서 플러그손실을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐에치백공정을 텅스텐막 식각과 TiN막과의 선택비를 고려한 식각을 단계적으로 진행하므로써 초미세 패턴에서 TiN막의 손상을 방지하면서 플러그손실을 최소화시키는 SOT를 구현할 수 있는 효과가 있다. 이로써, 본 발명은 초미세 반도체 소자 구현에서 신뢰성 향상 및 고집적화, 수율 향상을 구현할 수 있다.
Claims (9)
- 콘택홀이 형성된 기판을 준비하는 단계;상기 기판 상에 배리어막을 형성하는 단계;상기 배리어막 상에 플러그도전층을 형성하는 단계; 및상기 플러그도전층의 식각을 빠르게 하는 제1식각과 상기 배리어막과의 선택비를 고려한 제2식각을 순차적으로 진행하여 상기 배리어막에서 식각이 정지되도록 하는 상기 플러그도전층의 에치백을 진행하는 단계를 포함하는 반도체소자의 플러그 형성 방법.
- 제1항에 있어서,상기 플러그도전층은 텅스텐막이고, 상기 배리어막은 TiN막인 반도체소자의 플러그 형성 방법.
- 제2항에 있어서,상기 제1식각은, 상기 절연막 표면 상부의 TiN막 상부에서 일정 두께를 남길때까지 진행하는 반도체소자의 플러그 형성 방법.
- 제2항에 있어서,상기 제2식각은,상기 TiN막은 식각하지 않고 상기 텅스텐막만 선택적으로 식각하는 선택비로 상기 텅스텐막을 식각하는 반도체소자의 플러그 형성 방법.
- 제4항에 있어서,상기 제2식각은,TCP 또는 ICP 방식의 고밀도 플라즈마 장치에서 적어도 산소(Oxygen)와 불소(Fluorine) 가스를 포함한 플라즈마를 이용하여 진행하는 반도체소자의 플러그 형성 방법.
- 제5항에 있어서,상기 제2식각시,식각가스는 SF6, N2, O2 및 Ar의 혼합가스를 사용하는 반도체소자의 플러그 형성 방법.
- 제6항에 있어서,상기 SF6와 O2의 유량비율은 6:1∼10:1의 비율을 사용하는 반도체소자의 플러그 형성 방법.
- 제7항에 있어서,상기 SF6 가스의 유량은 100∼500sccm을 사용하고, 상기 O2의 유량은 10∼100sccm을 사용하는 반도체소자의 플러그 형성 방법.
- 제5항에 있어서,상기 제2식각시, 바이어스파워는 적어도 100W 이하를 사용하고, 소스파워는 500∼1500W 범위내에서 인가하며, 압력은 5∼50mTorr 범위내에서 사용하는 반도체소자의 플러그 형성 방법.
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| KR1020060134257A KR20080060310A (ko) | 2006-12-27 | 2006-12-27 | 반도체소자의 플러그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080060310A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711603B2 (en) | 2014-12-10 | 2017-07-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
2006
- 2006-12-27 KR KR1020060134257A patent/KR20080060310A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711603B2 (en) | 2014-12-10 | 2017-07-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10103236B2 (en) | 2014-12-10 | 2018-10-16 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10608091B2 (en) | 2014-12-10 | 2020-03-31 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
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