KR20010046863A - 반도체 장치의 게이트 전극 - Google Patents
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Abstract
본 발명은 반도체 기판상에 불순물이 도핑된 다결정 실리콘층, 식각 저지층, 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극을 제공한다. 여기서, 상기 도전층은 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 및 코발트 실리사이드(CoSi) 등의 고융점 금속 실리사이드 또는 텅스텐으로 이루어진 것을 특징으로 하고, 상기 식각 저지층이 10 ~ 500Å 범위 내의 두께를 갖는 것을 특징으로 한다. 또한, 상기 식각 저지층은 WN, TiN, TiSiN, TiCrN, TiNiN, TaN, TaSiN, TaCrN, TaNiN, TaAlN, AlN, TiAlN, Ru, RuO2,Ir, IrO2, GaN, 및 GaAlN으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 한다. 본 발명에 의하면, 상기 도전층이 식각되는 과정에서 하부의 다결정 실리콘층이 식각되는 것이 방지된다. 따라서, 종래와 같이 패턴의 밀집도 및 웨이퍼 내의 위치에 따른 식각 속도의 불균일에 의한 게이트 산화막의 손상문제를 방지할수 있다. 또한, 부수적으로 식각 저지층이 확산 방지 및 접착력 향상에 기여하는 효과도 얻을 수 있다.
Description
본 발명은 반도체 장치의 게이트 전극에 관한 것으로서 특히, 그 제조과정에서 식각 저지 및 확산 방지의 역할을 하는 새로운 층이 적용된 반도체 장치의 게이트 전극에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 보다 전도성이 좋고 그 두께가 얇은 게이트 전극이 요구된다. 기존의 게이트 전극의 두께를 증가시키지 않으면서도 그 전도성을 증가시키는 방법으로 크게 두 가지 방법을 고려할 수 있다. 첫째, 게이트 전극을 구성하는 재료 자체를 텅스텐(W) 등과 같이 전도성이 좋은 새로운 물질로 대체하는 방법. 둘째, 현재 게이트 전극에 적용되고 있는 폴리사이드(polycide) 구조에서 다결정 실리콘보다 전도성이 좋은 실리사이드층의 두께를 상대적으로 증가시키는 방법이 그것이다. 그러나, 이 모든 경우에 있어서 다결정 실리콘에 대한 텅스텐층 혹은 실리사이드층의 선택적 식각이 어렵기 때문에, 게이트 전극 형성과정에서 게이트 산화막이 손상되는 문제가 발생한다.
도 1은 게이트 전극의 두께가 반도체 장치의 특성에 미치는 영향을 설명하기 위한 단면도이다. 구체적으로, 참조번호 10은 얕은 트렌치형 소자분리 영역(shallow trench isolation region, 12)에 의해 활성영역과 비활성영역으로 한정되는 반도체 기판, 20은 게이트 산화막, 30은 다결정 실리콘막(32)과 실리사이드층(34)이 순차적으로 적층된 폴리사이드 구조의 게이트 전극을 각각 나타낸다. 여기서, 상기 게이트 전극(30)은 활성영역 뿐만 아니라 비활성영역 상에도 배치된다. 또한, 참조번호 40과 50은 상기 게이트 전극(30)간을 보호하기 위한 게이트 캡핑(capping) 절연층과 스페이서를 각각 나타낸다. 그리고, 참조번호 60은 상기 반도체 기판(10)의 소오스/드레인 영역과 접속되는 비트라인, 70은 상기 게이트 전극(30)이 형성된 반도체 기판을 평탄화시키기 위한 평탄화층을 각각 나타낸다. 여기서, 상기 평탄화층(70)은 통상 BPSG (borophosphosilicate glass)로 이루진다.
반도체 장치의 집적도가 증가할수록 상기 게이트 전극(30)과 비트라인(60) 사이(참조 부호 A)의 기생 정전용량(parasitic capacitance)이 증가할 뿐만 아니라 상기 게이트 전극(30)의 에스펙트 비(aspect ratio)가 증가하는 문제가 발생한다. 에스펙트 비가 증가하게 되면 상기 평탄화층(70)으로 상기 게이트 전극(30) 사이를 공동(void)없이 매립하기가 더욱 힘들게 된다. 상기의 두가지 문제점을 해결하기 위한 방법으로 상기 게이트 전극(30)의 두께를 감소시키는 것을 고려할 수 있으나, 이는 단면적의 감소를 가져오므로 상기 게이트 전극(30)의 전도성을 감소시키게 되어 바람직하지 않다. 따라서, 상기 게이트 전극(30)의 두께를 최소화하면서도 원하는 전도성을 갖도록 하기 위해서는 상기 다결정 실리콘층(32)에 대한 상기 실리사이드층(34)의 두께를 상대적으로 증가시키는 것이 바람직하다.
도 2 내지 도 4는 종래의 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2는 다결정 실리콘층(132) 및 텅스텐 실리사이드층(134)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 얕은 트렌치형 소자분리 영역(shallow trench isolation region, 112)에 의해 활성영역과 비활성영역으로 한정되고, 게이트 산화막(120)이 형성된 반도체 기판(110) 상에 다결정 실리콘층(132) 및 텅스텐 실리사이드층(134)을 순차적으로 적층한다. 통상, 후술하는 게이트 전극의 식각공정에서 상기 게이트 산화막(120)이 손상되는 것을 방지하기 위하여, 상기 다결정 실리콘층(132) 및 텅스텐 실리사이드층(134)의 두께비는 1:1 이상으로 한다. 이어서, 게이트 전극을 형성하기 위한 질화실리콘 마스크 패턴(136)을 상기 텅스텐 실리사이드층(134) 상에 형성한다.
도시되지는 않았지만 상기 질화실리콘 마스크 패턴(136)의 형성 방법을 약술하면, 먼저 상기 텅스텐 실리사이드층(134) 상에 질화실리콘을 균일하게 증착한 후, 포토레지스트(photo resist)를 도포하고, 사진 식각 공정으로 상기 포토레지스트를 원하는 형태로 패터닝한다. 다음에, 패터닝된 상기 포토레지스트를 마스크로 하여 상기 질화실리콘막을 식각한 다음, 상기 포토레지스트를 제거함으로써 도2와 같은 질화실리콘 마스크 패턴을 얻는다.
도 3은 텅스텐 실리사이드층(134)을 식각하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 마스크 패턴(136)을 식각 마스크로 하여 상기 텅스텐 실리사이드층(134)을 이방성 식각한다. 이 때, 상기 텅스텐 실리사이드층(134)은 과립상의 결정 구조(granular structure)를 갖기 때문에 그 입계(grain boundary) 부분이 더 빨리 식각된다. 따라서, 상기 텅스텐 실리사이드층(134)을 식가하는 과정에서 그 하부에 있는 상기 다결정 실리콘층(132)도 다소 식각되고, 그 결과 최종 게이트 식각공정 후에는 상기 게이트 산화막(120)이 손상되게 된다. 통상적으로, 패턴들이 조밀하게 밀집된 구역보다 저밀도 구역이, 웨이퍼의 가운데 영역보다 가장자리 영역이 더 빠른 속도로 식각되기 때문에, 도시된 바와 같이 저밀도 게이트전극 구역(참조부호 C)에서는 게이트전극 밀집구역보다 상기 다결정 실리콘층(132)이 원하지 않게 매우 얇은 두께를 갖게 된다.
도 4는 다결정 실리콘층(132)을 식각하는 단계를 설명하기 위한 단계이다. 구체적으로, 상기 마스크 패턴(136)을 식각 마스크로 하여 상기 게이트 산화막(120)이 노출되도록 상기 다결정 실리콘층(132)을 이방성 식각한다. 이 때, 상술한 바와 같이 게이트전극 밀집구역보다 저밀도 게이트전극 구역(참조부호 C)에 있는 상기 다결정 실리콘층(132)의 두께가 더 얇기 때문에, 게이트전극 밀집구역에 있는 다결정 실리콘층(132)의 두께를 기준으로 하여 식각할 경우에는 저밀도 게이트전극 구역(참조부호 C)에 있는 상기 게이트 산화막(120)이 손상되며, 심할 경우에는 상기 반도체 기판(110)까지 식각되기도 한다. 이러한 현상은 상기 다결정 실리콘층(132)에 대한 상기 텅스텐 실리사이드층(134)의 상대적 두께가 클수록 더 현저하게 발생한다.
도 5는 RSTI(raised shallow trench isolation) 영역에 의해 활성영역과 비활성 영역으로 한정된 반도체 기판 상에 도 2 내지 도 4에서 설명한 바와 같은 방법으로 게이트 전극을 형성한 전형적인 결과물을 도시한 단면도이다. 여기서, 도 4와 동일한 참조번호는 동일 부분을 나타낸다. 참조번호 132a는 텅스텐 실리사이드층(134)과 불순물이 도핑된 다결정 실리콘층(132)의 접착력을 좋게 하기 위하여 그 사이에 개재된 불순물 도핑이 되지 않은 다결정 실리콘층이다. RSTI 소자분리 영역(112a)은 그 표면이 실리콘 기판(110) 표면으로 돌출되어 있고, 그 상부에는 불순물이 도핑된 다결정 실리콘층(132)이 형성되어 있지 않다. 이 경우에도 도 1 내지 도 4에서 설명한 바와 마찬가지의 문제점이 발생된다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 게이트 전극은 그 두께를 최소화하면서도 원하는 전도성을 얻을 수 있어 바람직하기는 하지만, 그 제조 과정에서 패턴들이 저밀도로 형성되어 있는 구역 및 웨이퍼의 가장자리 영역에 있는 게이트 산화막이 손상되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다결정 실리콘층상에 있는 도전층을 식각할 때, 그 하부의 다결정 실리콘층이 식각되지 않도록 도전층과 다결정 실리사이드층 사이에 식각 저지층을 게재함으로써 게이트 전극 제조 과정에서 종래와 같이 게이트 산화막이 손상되는 것을 방지할 수 있는 반도체 장치의 게이트 전극을 제공하는 데 있다.
도 1은 게이트 전극의 두께가 반도체 장치의 특성에 미치는 영향을 설명하기 위한 단면도,
도 2 내지 5는 종래의 반도체 장치의 게이트 전극을 설명하기 위한 단면도들,
도 6 내지 도 9는 본 발명에 따른 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 참조번호의 설명 >
10, 110, 210: 반도체 기판 12, 112, 212: 소자분리 영역
212a: RSTI 소자 분리 영역 20, 120, 220: 게이트 산화막
30: 게이트 전극 32, 132. 232: 다결정 실리콘층
132a: 불순물 도핑이 되지 않은 다결정 실리콘층
233: 식각 저지층 34, 134, 234: 텅스텐 실리사이드층
136, 236: 마스크 패턴 40: 게이트 캡핑(capping) 절연층
50: 스페이서 60: 비트라인
70: 평탄화층
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 의하면, 본 발명은 반도체 기판상에 불순물이 도핑된 다결정 실리콘층, 식각 저지층, 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극을 제공한다.
본 발명에 따른 반도체 장치의 게이트 전극은 상기 도전층이 고융점 금속 실리사이드 또는 텅스텐으로 이루어진 것을 특징으로 하고, 상기 고융점 금속 실리사이드는 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 및 코발트 실리사이드(CoSi)로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 게이트 전극은 상기 식각 저지층이 WN, TiN, TiSiN, TiCrN, TiNiN, TaN, TaSiN, TaCrN, TaNiN, TaAlN, AlN, TiAlN, Ru, RuO2,Ir, IrO2, GaN, 및 GaAlN으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 게이트 전극은 상기 도전층의 두께가 상기 다결정 실리콘층의 두께와 같거나 더 두꺼운 것을 특징으로 하고, 상기 식각 저지층이 10 ~ 500Å 범위 내의 두께를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 게이트 전극은 상기 반도체 기판이 활성 영역과 비활성 영역으로 한정되고, 상기 다결정 실리콘층이 상기 활성 영역과 비활성 영역에 관계없이 모두 형성되는 것을 특징으로 한다. 여기서, 상기 활성 영역과 비활성 영역이 STI 또는 LOCOS 소자 분리 영역에 의해 한정되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의하면, 본 발명은 활성 영역과 비활성 영역으로 한정되는 반도체 기판 상에 상기 활성 영역에서는 불순물이 도핑된 다결정 실리콘층, 식각 저지층, 및 도전층이 순차적으로 적층된 구조를 갖고, 상기 비활성 영역에서는 식각 저지층 및 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극을 제공한다. 여기서, 상기 활성 영역과 비활성 영역은 RSTI 소자 분리 영역에 의해 한정된 것을 특징으로 한다.
본 발명에 의하면, 상기 도전층이 식각되는 과정에서 하부의 다결정 실리콘층이 식각되는 것이 방지된다. 따라서, 상기 도전층과 다결정 실리콘층의 두께비를 독립적으로 조절할 수 있고, 종래와 같이 패턴의 밀집도 및 웨이퍼 내의 위치에 따른 식각 속도의 불균일에 의한 게이트 산화막의 손상문제를 방지할수 있다. 또한, 부수적으로 식각 저지층이 확산 방지 및 접착력 향상에 기여하는 효과도 얻을 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 6 내지 도 9는 본 발명에 따른 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 6은 불순물이 도핑된 다결정 실리콘층(232), 식각 저지층(233), 및 텅스텐 실리사이드층(234)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 얕은 트렌치형 소자분리 영역(shallow trench isolation region, 212)에 의해 활성영역과 비활성영역으로 한정되고, 게이트 산화막(220)이 형성된 반도체 기판(210) 상에 다결정 실리콘층(232), 식각 저지층(233), 및 텅스텐 실리사이드층(234)을 순차적으로 적층한다.
여기서, 상기 텅스텐 실리사이드 대신에 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 텅스텐을 적용하여도 무방하다. 상기 식각 저지층(233)은 다음의 조건 즉, (ⅰ) 전기 전도성을 가질 것, (ⅱ) 상기 다결정 실리콘층(232)과의 접착력이 좋을 것, (ⅲ) 상기 다결정 실리콘층(232) 및 텅스텐 실리사이드층(234)과 화학 반응을 하지 않을 것, (ⅳ) 열처리 공정에서 상기 다결정 실리콘층(232)에 있는 실리콘 및 도펀트의 확산을 방지할 수 있을 것, (ⅴ) 쉽게 산화되지 않을 것 등을 만족하는 것이 바람직하다. 따라서, WN, TiN, TiSiN, TiCrN, TiNiN, TaN, TaSiN, TaCrN, TaNiN, TaAlN, AlN, TiAlN, Ru, RuO2, Ir, IrO2, GaN, 및 GaAlN으로 구성된 군으로부터 선택된 어느 하나로 형성한다.
보다 전도성을 좋게 하기 위하여 상기 텅스텐 실리사이드층(234)은 텅스텐 량이 상대적으로 많은 WSix (x<2.3) 인 것이 바람직하다. 이어서, 후술하는 게이트 전극을 형성하기 위한 질화 실리콘 마스크 패턴(236)을 종래와 동일한 방법으로 상기 텅스텐 실리사이드층(234) 상에 형성한다.
도 7은 상기 텅스텐 실리사이드층(234)을 식각하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 마스크 패턴(236)을 식각 마스크로 하여 상기 텅스텐 실리사이드층(234)이 상기 식각저지층(233)에 대하여 선택적으로 식각되도록 플라즈마를 이용한 반응성 이온 식각(reactive ion etching; RIE) 방법으로 상기 텅스텐 실리사이드층(234)을 이방성 식각한다. 이 때, 상기 식각 저지층(234)에 대한 상기 텅스텐 실리사이드층(234)의 선택적 식각비가 크기 때문에 종래의 기술과 같이 하부의 다결정 실리콘층(232)이 식각되는 것이 방지된다. 따라서, 게이트전극 밀집구역보다 저밀도 게이트전극 구역에 있는 상기 다결정 실리콘층(232)이 더 얇게 되는 문제는 발생되지 아니한다. 결국, 종래와 같이 게이트 전극의 식각공정에 의해 게이트 산화막이 손상되거나, 나아가 반도체 기판의 실리콘이 식각되는 것을 방지할 수 있다.
도 8은 상기 식각 저지층(233) 및 다결정 실리콘층(232)을 식각하는 단계를 설명하기 위한 단계이다. 먼저, 상기 마스크 패턴(236)을 식각 마스크로 하여 상기 식각 저지층(233)을 식각하고, 게이트 산화막(220)이 노출되도록 실리콘 산화막에 대하여 높은 선택비를 갖는 플라즈마, 예컨대 HBr/O2플라즈마를 이용하여 상기 다결정 실리콘층(232)을 이방성 식각한다.
도 9는 RSTI(raised shallow trench isolation, 212a) 영역에 의해 활성영역과 비활성 영역으로 한정된 반도체 기판 상에 도 6 내지 도 8에서 설명한 바와 같은 방법으로 게이트 전극을 형성한 결과물을 도시한 단면도이다. 여기서, 도 8과 동일한 참조번호는 동일 부분을 나타낸다. 종래기술과의 차이는 도 5의 불순물이 도핑되지 않은 다결정 실리콘층(132a) 대신에 도 6에서 상술한 식각 저지층(233)이 적용된다는 것이다.
상술한 바와 같이 본 발명의 실시예에 의하면, 상기 텅스텐 실리사이드층(234)을 상대적으로 다결정 실리콘 층에 대하여 두껍게 형성하더라도 상기 식각 저지층(233)에 대한 상기 텅스텐 실리사이드층(234)의 선택적 식각비가 크기 때문에 상기 텅스텐 실리사이드층(234)이 식각되는 과정에서 하부의 다결정 실리콘층(232)이 식각되는 것이 방지된다. 따라서, 종래와 같이 패턴의 밀집도 및 웨이퍼 내의 위치에 따른 식각 속도의 불균일에 의한 게이트 산화막의 손상 및 기판 실리콘의 식각을 방지할 수 있다. 또한, 부수적으로 상기 식각 저지층(233)이 확산 방지 및 접착력 향상에 기여하는 효과도 얻을 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (11)
- 반도체 기판 상에 불순물이 도핑된 다결정 실리콘층, 식각 저지층, 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제1항에 있어서, 상기 도전층이 고융점 금속 실리사이드 또는 텅스텐으로 이루어진 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제2항에 있어서, 상기 고융점 금속 실리사이드가 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 및 코발트 실리사이드(CoSi)로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제3항에 있어서, 상기 텅스텐 실리사이드가 WSix (x<2.3) 인 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제1항에 있어서, 상기 식각 저지층이 WN, TiN, TiSiN, TiCrN, TiNiN, TaN, TaSiN, TaCrN, TaNiN, TaAlN, AlN, TiAlN, Ru, RuO2, Ir, IrO2, GaN, 및 GaAlN으로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제1항에 있어서, 상기 도전층의 두께가 상기 다결정 실리콘층의 두께와 같거나 더 두꺼운 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제1항 또는 제6항에 있어서, 상기 식각 저지층이 10 ~ 500Å 범위 내의 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제1항에 있어서, 상기 반도체 기판은 활성 영역과 비활성 영역으로 한정되고, 상기 다결정 실리콘층이 상기 활성 영역과 비활성 영역에 관계없이 모두 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제8항에 있어서, 상기 활성 영역과 비활성 영역이 STI 또는 LOCOS 소자 분리 영역에 의해 한정되는 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 활성 영역과 비활성 영역으로 한정되는 반도체 기판 상에 상기 활성 영역에서는 불순물이 도핑된 다결정 실리콘층, 식각 저지층, 및 도전층이 순차적으로 적층된 구조를 갖고, 상기 비활성 영역에서는 식각 저지층 및 도전층이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극.
- 제10항에 있어서, 상기 활성 영역과 비활성 영역이 RSTI 소자 분리 영역에 의해 한정되는 것을 특징으로 하는 반도체 장치의 게이트 전극.
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