KR100380282B1 - 반도체장치의 게이트 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 게이트 및 그의 형성방법으로서, 반도체 기판상에 게이트 산화막을 형성하고, 이 산화막 위에 폴리층을 형성하는 공정과; 상기 폴리층의 소정 영역에 형성하고자하는 게이트 선폭보다 작게 포토리소그래피 방법으로 상기 폴리층의 상부를 일부 식각하여 트렌치를 형성하는 공정과; 상기 트렌치 내부를 포함한 반도체기판 전면에 TiN을 증착하여 제1 TiN층을 형성하는 공정과; 상기 제1 TiN층 상에 상기 트렌치를 완전히 메우도록 텅스텐층을 형성하는 공정과; 상기 텅스텐층을 CMP 공정으로 깍아내어 상기 제1 TiN층이 노출될 때 까지 평탄화하는 공정과; 상기 제1 TiN표면과 트렌치의 텅스텐을 덮도록 반도체 기판전면에 TiN을 증착하여 제2 TiN층을 형성하는 공정과; 포토 식각 공정으로 상기 트렌치 폭보다 넓은 폭으로 게이트를 형성하는 공정을 포함하여 이루어진다. 또한, 상기 폴리층은 상기 게이트 산화막상에 제1 게이트 폴리층을 형성하는 공정과; 상기 제1게이트 폴리층을 형성한 동일 챔버내에서 질소분위기 상태로 압력을 대기압으로 변화시켜 식각정지층을 형성하는 공정과; 상기 식각정지층이 형성된 동일 챔버내에서 다시 저압으로 조정하여 제2게이트 폴리층을 형성하는 공정을 더 포함하여 이루어진다.
따라서, 텅스텐층이 노출되지 않으므로 텅스텐층이 산화되거나 오염되지 않으므로 반도체 소자의 불량률을 줄일수 있다.
Description
본 발명은 반도체 장치의 게이트 및 그의 형성방법에 관한 것으로 특히, 반도체기판, 게이트 산화막, 게이트 폴리층, 텅스텐층을 포함하여 형성된 게이트에 있어서 텅스텐층이 노출되지 않도록 하여 텅스텐층이 오염되거나 산화되는 현상이 없도록 하는 반도체 장치의 게이트 및 그의 형성방법에 관한것이다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 게이트의 형성방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(10) 상에 열산화 방법에 의해 게이트산화막(12)을 형성한다. 게이트산화막(12) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 폴리층(14)을 형성한다. 그리고, 폴리층(14) 상에 TiN층(16), 텅스텐층(18)을 형성한다. 텅스텐 층(18) 상에 포토레지스트(20)를 도포한 후 노광 및 현상하여 이 텅스텐층의 (18)의 소정 부분, 즉, 게이트 영역을 제외한 나머지 부분을 노출시킨다.
도 1b를 참조하면, 텅스텐층(18) 상의 소정 부분에 잔류하는 포토레지스트(20)를 마스크로 사용하여 텅스텐층(18) 및 폴리층(14)을 순차적으로 패터닝한다. 이 때,잔류하는 폴리층(14), TiN층(16), 텅스텐층(18)은 게이트(22)가 된다.
폴리층(14) 상에 잔류하는 포토레지스트(20)를 제거한다.
상술한 바와 같이 종래 기술에 따른 반도체장치는 반도체기판(10) 상에 게이트산화막(12)을 형성하고, 이 게이트산화막(12) 상에 폴리층(14), TiN층(16), 텅스텐층(18)을 순차적으로 형성한 후 포토리소그래피 방법으로 패터닝하여 게이트(22)를 형성한다.
그러나, 종래 기술의 텅스텐층(18)은 노출되어있으므로 후속 공정시 텅스텐층이 산화되거나 오염되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 기판상에 게이트 산화막, 게이트 폴리층, 텅스텐층을 포함하여 형성된 게이트를 형성하는데 있어 텅스텐층이 노출되지 않도록 하여 텅스텐층이 오염되거나 산화하지 않도록 하기 위한 반도체 장치의 게이트 및 그의 형성방법을 제공하기 위함이다.
본 발명의 또 다른 목적은 폴리층에 트렌치를 형성하여 텅스텐을 메립하여 게이트를 형성하는데 있어 폴리층에 트렌치 형성을 용이하게 할 수 있는 반도체 장치의 게이트 및 그의 형성방법을 제공하기 위함이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 게이트 및 그의 형성방법은 반도체 기판상에 게이트 산화막을 형성하고, 이 산화막 위에 폴리층을 형성하는 공정과; 상기 폴리층의 소정 영역에 형성하고자하는 게이트 선폭보다 작게 포토리소그래피 방법으로 상기 폴리층의 상부를 일부 식각하여 트렌치를 형성하는 공정과; 상기 트렌치 내부를 포함한 반도체기판 전면에 TiN을 증착하여 제1 TiN층을 형성하는 공정과; 상기 제1 TiN층 상에 상기 트렌치를 완전히 메우도록 텅스텐층을 형성하는 공정과; 상기 텅스텐층을 CMP 공정으로 깍아내어 상기 제1 TiN층이 노출될 때 까지 평탄화하는 공정과; 상기 제1 TiN표면과 트렌치의 텅스텐을 덮도록 반도체 기판전면에 TiN을 증착하여 제2 TiN층을 형성하는 공정과; 포토 식각 공정으로 상기 트렌치 폭보다 넓은 폭으로 게이트를 형성하는 공정을 포함하여 이루어진다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 게이트 및 그의 형성방법은 반도체 기판상에 제1폴리층을 형성하는 공정과; 상기 제1 폴리층을 형성한 동일챔버내에서 질소분위기에서 압력을 대기압 상태로 변화시켜 식각정지층을 형성하는 공정과; 상기 식각정지층을 형성한 동일챔버내에서 다시 저압으로 조정하여 제2폴리층을 형성하는 공정을 포함하여 이루어진다.
도1a 내지 도1b 는 종래 기술에 따른 반도체 장치의 게이트 형성방법을 도시하는 공정도.
도2 는 본 발명의 실시예에 따른 반도체 장치의 게이트 단면도.
도3 는 본 발명의 실시예에 따른 반도체 장치의 게이트 단면도.
도4a 내지 도4b 는 본 발명의 실시예에 따른 반도체 장치의 게이트폴리층에 식각정지층을 형성하는 방법을 도시하는 공정도.
도5 은 본 발명에 따른 폴리층에 형성된 식각정지층의 TEM 사진.
도6a 내지 도6d 는 본 발명의 실시예에 따른 반도체 장치의 게이트 형성방법을 도시하는 공정도.
도7a 내지 도7e 는 본 발명의 실시예에 따른 반도체 장치의 게이트 형성방법을 도시하는 공정도.
*도면의 주요부분에 대한 부호의 설명*
100,200,300,400,500. 반도체 기판 102,202,402,502. 게이트 산화막
302.표면산화막 104,404. 폴리층
204,304,504. 제1게이트 폴리층 206,306,506. 식각정지층
208,308,408. 제2게이트 폴리층 110,210,310,410,510. 제1TiN층
411,511. 트렌치 112,212,312,412,512. 텅스텐층
114,214,314,414,514. 제2TiN층
이하, 본 발명에 따른 실시예를 첨부된 도면에 따라 상세히 설명한다.
(실시예1)
도2 에서와 같이, 본 발명에 따른 반도체 장치의 게이트는 반도체 기판(100)상에 게이트 산화막(102)과 게이트 폴리층(104)이 형성되고, 상기 게이트 폴리층(104)에 트렌치가 형성된다. 그리고 게이트 폴리층(104) 표면과 상기 트렌치 내부에 증착되어 제1 TiN층(110)이 형성되고 상기 제1 TiN층(110)이 형성된 트렌치 내부를 채우도록 텅스텐층(112)이 형성된다. 그리고 상기 텅스텐층(112)과 상기 제1TiN층(108)상에 형성된 제2 TiN층(114)을 포함하여 이루어진다.
(실시예2)
도3에서와 같이, 본 발명에 따른 반도체 장치의 게이트는 반도체 기판(200) 상에 형성된 게이트 산화막(202)과, 상기 게이트 산화막(202)상에 형성되며 저압 챔버에서 형성된 제1폴리층(204)과, 상기 제1폴리층(204)이 형성된 동일 챔버내에서 챔버내의 압력을 대기압 상태로 전환 후 형성한 식각정지층(206)과, 상기 식각정지층(206)이 형성된 동일 챔버내에서 챔버내의 압력을 저압에서 형성한 제2폴리층(208)과, 상기 식각정지층(206)표면이 노출되도록 형성된 트렌치와, 형성된 트렌치 내부와 제2폴리층(208)에 제1 TiN층(210)이 형성되고 제1 TiN층(210)이 형성된 트렌치 내부를 채우도록 텅스텐층(212)이 형성된다. 이후, 텅스텐층(212)과 제1 TiN층(210)상에 형성된 제2 TiN층(214)을 포함하여 이루어진다.
(실시예3)
도4a 에서와 같이, 반도체 기판(300)상에 표면산화막(302)과 불순물이 도핑된 제1 폴리층(304)을 순차적으로 형성한다. 이때 제1 폴리층(304)은 580~640℃의 온도, 40~80pascal의 압력에서 900~1100Å정도의 두께로 폴리실리콘을 증착하여 형성한다.
도4b에서와같이, 제1폴리층(304)이 형성된 동일 챔버내(IN-SITU)에서 제1 폴리층(304)상에 식각정지층(306)을 형성한다. 이때 식각정지층(306)은 질소분위기의 대기압 상태에서 비반응 사일렌(SiH4)가스가 반응하여 SiN구조로 제1폴리층(304)상에 20~40Å정도로 형성된다. 형성된 식각정지층(306)은 도5에서와 같이 TEM으로확인할수 있다.
이후 식각정지층(306)이 형성된 동일 챔버내에서 불순물이 도핑된 제2 폴리층(308)을 형성한다.
(실시예4)
도6a에서와 같이, 반도체 기판(400)상에 게이트 산화막(402), 불순물이 도핑된 폴리층(404)을 순차적으로 형성한다.
도 6b에서와 같이, 폴리층(404)상에 포토레지스터를 도포한후 패터닝하여 게이트 영역을 한정한다. 이후 포토레지스터를 마스크로 폴리층(404)의 일정부분을 식각하여 트렌치(411)를 형성한다. 이때 형성되는 트렌치(411)의 선폭은 형성하고자 하는 게이트 선폭보다 좌우8~11%정도 작게 형성되도록 한다.
도6c에서와 같이, 포토레지스터를 제거하고 TiN을 약 50-500Å정도 얇게 증착하여 제1 TiN(410)층을 형성한다. 다시 트렌치를 완전히 메우도록 텅스텐을 증착한후 CMP(Chemical mechanical polishing)공정을 진행하여 텅스텐층(412)의 표면을 평탄화한다. 이때, CMP는 제1 TiN층(410)의 표면이 노출될 때까지 진행한다.
그림6d 에서와 같이, 반도체 기판(400) 전면에 TiN을 증착하여 제2 TiN층(414)을 형성한다. 그리고 트렌치 좌우폭보다 게이트가 8~11%정도 오버랩 되도록 제2 TiN층(414)을 패터닝하여 게이트(416)를 완성한다.
따라서, 형성된 게이트(416)의 텅스텐층(412)은 제1TiN층(410), 제2TiN층(414)으로 둘러싸여져 있다.
(실시예5)
도 7a에서와 같이, 반도체 기판(500)상에 게이트 산화막(502), 불순물이 도핑된 제1 폴리층(504)을 순차적으로 형성한다. 이때 제1 폴리층(504)은 580~640℃의 온도, 40~80pascal의 압력에서 900~1100Å정도의 두께로 폴리실리콘을 증착하여 형성한다.
도7b에서와 같이, 제1폴리층(504)이 형성된 동일 챔버내에서 제1 폴리층(504)상에 식각정지층(506)을 형성한다. 이때 식각정지층(506)은 질소분위기의 대기압 상태에서 비반응 사일렌(SiH4)가스가 반응하여 SiN구조로 제1폴리층(504)상에 20~40Å정도로 형성된다.
이후 식각정지층(506)이 형성된 동일 챔버에서 불순물이 도핑된 제2폴리층(508)을 형성한다.
도7c에서와 같이, 제2 폴리층(508)상에 포토레지스터를 도포한후 패터닝하여 포토레지스터를 마스크로 식각정지층(506) 표면이 노출될 때까지 식각하여 트렌치(511)를 형성한다. 이때, 식각은 식각정지층(506)에서 식각공정의 모니터로 사용되는 EPD(End point detection)파형이 검출될 때까지 진행된다.
다음으로 포토레지스터를 제거하고 금속물질의 일반적인 차단막으로 쓰이는 TiN을 약 50~500Å정도 얇게 증착하여 제1 TiN층(510)을 형성한다.
도7d에서와 같이, 트렌치(511)를 완전히 메우도록 텅스텐을 증착한후 CMP(Chemical mechanical polishing)공정을 진행하여 텅스텐층(512)의 표면을 평탄화한다. 이때, CMP는 제1 TiN층(510)의 표면이 노출될 때까지 진행한다.
그림7e 에서와 같이, 반도체 기판(500) 전면에 TiN을 증착하여 제2 TiN(514)층을형성한다. 그리고 트렌치(511) 좌우폭보다 게이트(516)가 8~11% 오버랩 되도록 제2 TiN층(514)을 패터닝하여 게이트(516)를 완성한다. 이때는 식각정지층(506)에서 EPD가 일차로 감지되어도 추가로 계속 식각하여 게이트(516)를 형성한다.
따라서, 게이트(516) 내부의 텅스텐층(512)은 제1 TiN층 및 제2TiN층(510, 514)으로 둘러싸여져 있다.
상기에서 기술한 바와같이, 텅스텐층이 게이트 산화막, 게이트 폴리층 및 TiN층으로 봉쇄되어있으므로 후속공정시 텅스텐층이 노출되지 않으므로 텅스텐층이 산화되거나 오염되지 않으므로 반도체 소자의 불량률을 줄일수 있다.
또한, 본 발명에 따른 제1폴리층 및 제2폴리층간에 식각정지층이 형성되어 이 식각정지층을 이용하여 일종의 상감기법(damascene)으로 텅스텐-폴리층 게이트를 형성하므로 간단한 공정구성으로 금속전극 게이트를 형성할 수 있는 장점이 있다.
그리고 반도체 장치의 선폭에 좌우되지 않고 어느 경우에도 포토 및 식각공정이 가능한 선폭에서는 본 발명을 적용할 수있다.
Claims (8)
- 반도체 기판과;상기 반도체 기판상에 형성된 게이트 산화막과;상기 게이트 산화막상에 형성된 게이트 폴리층과;상기 게이트 폴리층에 형성된 트렌치와 ;상기 게이트 폴리층 표면과 상기 트렌치 내부에 증착되어 형성된 제1 TiN층과;상기 트렌치 내부의 제1TiN 층이 형성된 트렌치 내부를 채우도록 형성된 텅스텐층과;상기 텅스텐층과 상기 제1 TiN층상에 형성된 제2TiN층을 포함하여 이루어지는 반도체 장치의 게이트.
- 청구항 1 에 있어서,상기 폴리층은 저압 챔버에서 형성된 제1폴리층과;상기 제1폴리층이 형성된 동일 챔버내에서 챔버내의 압력을 대기압상태로 전환후 상기 제1폴리층상에 형성된 식각정지층과;상기 식각정지층이 형성된 동일 챔버내에서 챔버내의 압력을 저압에서 상기 식각정지층상에 형성된 제2폴리층과;상기 식각정지층표면이 노출되도록 트렌치가 형성된 것을 더 포함하여 이루어지는 것이 특징인 반도체 장치의 게이트.
- 반도체 기판상에 제1폴리층을 형성하는 공정과;상기 제1 폴리층을 형성한 동일챔버내의 질소분위기에서 압력을 대기압 상태로 변화시켜 식각정지층을 형성하는 공정과;상기 식각정지층을 형성한 동일챔버내에서 다시 저압으로 조정하여 제2폴리층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로하는 반도체 장치의 폴리층의 식각정지층 형성방법.
- 청구항 3에 있어서,상기 제1폴리층과 제2폴리층은 580-640℃의 온도, 40-80pascal의 압력에서 900-1100Å의 두께로 형성되고,상기 식각정지층은 SiN 구조로 제1 폴리층상에 증착되어 형성되며 두께는 20-40Å정도로 형성되는 것을 특징으로 하는 반도체 장치의 폴리층의 식각정지층 형성방법.
- 반도체 기판상에 게이트 산화막을 형성하고, 이 산화막 위에 폴리층을 형성하는 공정과;상기 폴리층의 소정 영역에 형성하고자하는 게이트 선폭보다 작게 포토리소그래피 방법으로 상기 폴리층의 상부를 일부 식각하여 트렌치를 형성하는 공정과;상기 트렌치 내부를 포함한 반도체기판 전면에 TiN을 증착하여 제1 TiN층을 형성하는 공정과;상기 제1 TiN층 상에 상기 트렌치를 완전히 메우도록 텅스텐층을 형성하는 공정과;상기 텅스텐층을 CMP 공정으로 깍아내어 상기 제1 TiN층이 노출될 때까지 평탄화하는 공정과;상기 제1 TiN표면과 트렌치의 텅스텐을 덮도록 상기 반도체 기판전면에 TiN을 증착하여 제2 TiN층을 형성하는 공정과;포토 식각 공정으로 상기 트렌치 폭보다 넓은 폭으로 게이트를 형성하는 공정을 포함하여 이루어지는 반도체 장치의 게이트 형성방법.
- 청구항 5에 있어서,상기 게이트 선폭은 트렌치 좌우폭보다 8-11%정도 더 넓은 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 청구항 5에 있어서,상기 폴리층은 상기 게이트 산화막상에 제1 게이트 폴리층을 형성하는 공정과;상기 제1게이트 폴리층을 형성한 동일 챔버내에서 질소분위기 상태로 압력을 대기압으로 변화시켜 식각정지층을 형성하는 공정과;상기 식각정지층이 형성된 동일 챔버내에서 다시 저압으로 조정하여 제2게이트 폴리층을 형성하는 공정을 더 포함하여 이루어지는 반도체 장치의 게이트 형성방법.
- 청구항 7 에 있어서,상기 제1폴리층과 제2폴리층은 580-640℃의 온도, 40-80pascal의 압력에서 900-1100Å의 두께로 형성되고,상기 식각정지층은 SiN 구조로 제1 폴리층상에 증착되어 형성되며 두께는 20-100Å정도로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
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