KR100863534B1 - 금속게이트를 구비한 반도체소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트유전막의 식각 손실을 방지하면서도 저항을 낮출 수 있는 금속게이트를 구비한 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 게이트유전막을 형성하는 단계, 상기 게이트유전막 상에 실리콘함유막을 형성하는 단계, 상기 실리콘함유막에 다마신패턴을 형성하는 단계, 상기 다마신패턴의 바닥 및 측벽에 걸치는 확산배리어막과 상기 확산배리어막 상에서 상기 다마신패턴의 내부를 매립하는 금속전극을 형성하는 단계, 상기 금속전극 상에 상기 다마신패턴보다 큰 선폭을 게이트하드마스크막을 형성하는 단계, 및 상기 게이트하드마스크막을 식각장벽으로 실리콘함유막과 게이트유전막을 순차 식각하는 단계를 포함하며, 상술한 본 발명은 금속전극과 게이트유전막간의 간격을 감소시켜 저항을 감소시키는 동시에 금속 전극 측벽의 실리콘함유막을 식각함으로써 실리콘함유막과 게이트유전막의 식각 선택비를 증가시켜 게이트유전막의 어택을 방지할 수 있는 효과가 있다.
금속게이트, 게이트유전막, 다마신패턴, 확산배리어막

Description

금속게이트를 구비한 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH METAL GATE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 금속게이트의 구조를 도시한 도면.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 게이트유전막
23 : 실리콘함유막 23A : 실리콘전극
24 : 다마신 패턴 25A : 확산배리어막
26A : 금속전극 27 : 게이트하드마스크막
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 금속게이트(Metal gate)를 구비한 반도체소자 및 그 제조 방법에 관한 것이다.
최근에 반도체소자 제조 공정시 게이트의 저항을 낮추기 위해 텅스텐막과 같은 금속전극을 포함하는 금속게이트(Metal gate) 공정을 사용하고 있다. 통상적으로 전자의 통로로 작용되는 게이트유전막은 높은 순수도(High Quality)를 유지해야 한다. 그러나, 게이트유전막 위에 금속전극을 직접 적용시 금속전극을 식각할 때 게이트유전막의 선택비가 작아 게이트유전막이 식각되는 문제가 발생한다.
따라서, 저항측면에서는 불리하나 게이트유전막과 식각선택비가 큰 실리콘전극을 일정 높이 이상 증착한 후 금속전극을 증착하여 금속게이트를 형성하고 있다.
도 1은 종래기술에 따른 금속게이트의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 기판(11) 상에 게이트유전막(12)이 형성되고, 게이트유전막(12) 상에 실리콘전극(13), 확산배리어막(14), 금속전극(15) 및 게이트하드마스크막(16)이 적층된다. 여기서, 실리콘전극(13)은 폴리실리콘막이고, 금속전극(15)은 텅스텐막이다.
그러나, 도 1과 같은 종래기술은 실리콘전극(13)의 두께(도면부호 'D')가 매우 두껍기 때문에 저항측면에서 불리하여 고속 동작 구현이 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트유전막의 식각 손실을 방지하면서도 저항을 낮출 수 있는 금속게이트를 구비한 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 기판; 상기 기판 상의 게이트유전막; 상기 게이트유전막 상에서 다마신패턴을 갖고 형성된 실리콘전극; 상기 다마신패턴의 바닥 및 측벽에 걸쳐서 형성된 확산배리어막; 및 상기 확산배리어막 상에서 상기 다마신패턴 내부를 매립하는 제1영역과 상기 제1영역 위에서 일정 두께를 갖고 돌출된 제2영역으로 이루어진 금속전극을 포함하는 것을 특징으로 하고, 상기 제2영역의 양측벽을 덮는 보호막을 더 포함하는 것을 특징으로 하고, 상기 보호막은 질화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자는 기판, 상기 기판 상의 게이트유전막, 상기 게이트유전막 상의 금속전극, 및 상기 금속전극과 게이트유전막 사이에 삽입되면서 상기 금속전극의 측벽을 덮는 확산배리어막을 포함하는 것을 특징으로 하고, 상기 금속전극의 상부를 덮는 게이트하드마스크막 및 상기 확산배리어막의 측벽을 덮는 보호막을 더 포함하며, 상기 게이트하드마스크막은 질화막이고 상기 보호막은 폴리실리콘막을 포함하는 것을 특징으로 하고, 상기 금속전극은 상기 확산배리어막에 의해 측벽이 덮히는 제1영역과 상기 제1영역 상에서 측벽이 외부에 노출된 제2영역을 포함하고, 상기 제2영역의 상부를 덮는 게이트하드마스크막, 상기 제2영역의 측벽을 덮는 제1보호막, 및 상기 확산배리어막의 측벽을 덮는 제2보호막을 더 포함하고, 상기 게이트하드마스크막과 제1보호막은 질화막이고, 상기 제2보호막은 폴리실리콘막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 기판 상에 게이트유전막을 형성하는 단계, 상기 게이트유전막 상에 실리콘함유막을 형성하는 단계, 상기 실리콘함유막에 다마신패턴을 형성하는 단계, 상기 다마신패턴의 바닥 및 측벽에 걸치는 확산배리어막과 상기 확산배리어막 상에서 상기 다마신패턴의 내부를 매립하는 금속전극을 형성하는 단계, 상기 금속전극 상에 상기 다마신패턴보다 큰 선폭을 갖는 게이트하드마스크막을 형성하는 단계, 및 상기 게이트하드마스크막을 식각장벽으로 실리콘함유막과 게이트유전막을 순차 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자 제조 방법은기판 상에 게이트유전막을 형성하는 단계, 상기 게이트유전막 상에 다마신패턴을 갖는 실리콘함유막을 형성하는 단계, 상기 실리콘함유막 상에 확산배리어막을 형성하는 단계, 상기 확산배리어막 상에 일부가 상기 다마신패턴의 내부를 매립하는 금속전극을 형성하는 단계, 상기 금속전극 상에 상기 다마신패턴보다 큰 선폭을 갖는 게이트하드마스크막을 형성하는 단계, 상기 게이트하드마스크막을 식각장벽으로 상기 금속전극과 확산배리어막을 식각하는 단계, 상기 금속전극의 노출된 측벽에 보호막을 형성하는 단계, 및 상기 게 이트하드마스크막 및 보호막을 식각장벽으로 상기 실리콘함유막과 게이트유전막을 순차 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은 금속게이트 적용시 저항 측면에서 불리한 실리콘전극의 두께를 감소시켜 게이트유전막과 금속전극 간의 간격을 감소시키고, 이로써 게이트의 저항을 감소시킨다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 게이트유전막(22)을 형성한다. 여기서, 기판(21)은 실리콘기판이며, 기판(21)에는 채널길이 증가를 위한 리세스패턴(Recess pattern) 또는 벌브형리세스패턴(Bulb type recess pattern)이 미리 형성될 수 있다. 그리고, 게이트유전막(22)은 실리콘산화막일 수 있다.
이어서, 게이트유전막(22) 상에 일정 높이의 실리콘함유막(23)을 증착한다. 여기서, 실리콘함유막(23)은 폴리실리콘막일 수 있다.
도 2b에 도시된 바와 같이, 실리콘함유막(23)을 일정 깊이로 식각하여 다마신 패턴(Damasene pattern, 24)을 형성한다.
여기서, 다마신패턴(24)은 게이트가 형성될 지역에 형성되는 라인패턴(Line pattern)이며, 다마신패턴(24)은 게이트유전막(22)이 노출될때까지 관통되지 않는다. 즉, 다마신패턴(24) 아래에 일정 두께(D1)의 실리콘함유막(23)이 잔류한다.
도 2c에 도시된 바와 같이, 다마신패턴(24)이 형성된 실리콘함유막(23) 상에 제1금속막(25)을 증착한다. 여기서, 제1금속막(25)은 티타늄막(Ti)을 포함한다. 예컨대, 티타늄막(Ti)과 텅스텐질화막(WN)의 적층막일 수 있다. 또한, 티타늄막, 티타늄질화막(TiN) 및 텅스텐질화막의 적층막일 수도 있다.
이어서, 제1금속막(25) 상에 다마신패턴(24)을 채우도록 제2금속막(26)을 증착한다. 여기서, 제2금속막(26)은 텅스텐막(W)을 포함하고, 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착할 수 있다.
도 2d에 도시된 바와 같이, 연마 공정을 진행하여 다마신패턴(24)의 내부에 제1금속막으로 이루어진 확산배리어막(25A)과 제2금속막으로 이루어진 금속전극(26A)을 잔류시킨다. 확산배리어막(25A)은 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되고, 금속전극(26A)은 확산배리어막(25A)에 의해 에워쌓이면서 다마신패턴(24)의 내부를 매립하는 형태로 형성된다.
연마공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
확산배리어막(25A)은 실리콘함유막(23)에 의해 형성될 실리콘전극과 금속전극(26A)간 상호확산을 방지하는 역할을 한다.
도 2e에 도시된 바와 같이, 금속전극(26A)이 매립된 실리콘함유막(23) 상에 게이트하드마스크막(27)을 증착한 후 패터닝한다. 이때, 게이트하드마스크막(27)의 패터닝 선폭은 다마신패턴(24)의 선폭보다 더 크게 한다. 그리고, 게이트하드마스 크막(27)은 질화막, 특히 실리콘질화막으로 형성한다.
이어서, 게이트하드마스크막(27)을 식각장벽으로 하여 실리콘함유막(23)을 식각하여 실리콘전극(23A)을 형성한다. 이로써 게이트유전막(22)이 노출되며, 실리콘함유막(23)이 폴리실리콘막이므로 폴리실리콘막 식각시 산화막 물질인 게이트유전막(22)은 식각선택비가 크기 때문에 어택이 발생하지 않는다.
실리콘전극(23A)의 선폭은 게이트하드마스크막(27)과 동일한 선폭을 가지게 되고, 이에 따라 금속전극(26A) 및 확산배리어막(25A)의 측벽은 실리콘전극(23A)에 의해 에워쌓이는 형태가 된다. 또한, 확산배리어막(25A)이 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되므로 금속전극(26A)과 실리콘전극(23A)간 상호확산을 방지하는 역할을 충분히 수행할 수 있다.
이어서, 게이트유전막(22)을 식각하여 게이트 패터닝 공정을 완료한다. 게이트유전막은 실리콘전극(23A) 아래에서 도면부호 '22A'와 같은 형태로 잔류한다.
상술한 일련의 공정에 의하면, 금속전극(26A)을 사용하면서 게이트유전막(22) 상에 위치하는 실리콘전극(23A)의 두께가 현저히 감소함에 따라 게이트의 저항이 감소된다.
또한, 실리콘함유막(23) 식각시에 게이트유전막(22)이 노출되므로 게이트유전막(22)이 실리콘함유막(23)의 식각과정에서 어택을 받지 않는다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 게이트유전막(32)을 형성한다. 여 기서, 기판(31)은 실리콘기판이며, 기판(31)에는 채널길이 증가를 위한 리세스패턴 또는 벌브형리세스패턴(Bulb type recess pattern)이 미리 형성될 수 있다. 그리고, 게이트유전막(32)은 실리콘산화막일 수 있다.
이어서, 게이트유전막(32) 상에 일정 높이의 실리콘함유막(33)을 증착한다. 여기서, 실리콘함유막(33)은 폴리실리콘막일 수 있다.
도 3b에 도시된 바와 같이, 실리콘함유막(33)을 일정 깊이로 식각하여 다마신 패턴(Damasene pattern, 34)을 형성한다.
여기서, 다마신패턴(34)은 게이트가 형성될 지역에 형성되는 라인패턴(Line pattern)이며, 다마신패턴(34)은 게이트유전막(32)을 노출시키도록 관통되지는 않는다. 즉, 다마신패턴(34) 아래에 일정 두께의 실리콘함유막(33)이 잔류한다.
도 3c에 도시된 바와 같이, 다마신패턴(34)이 형성된 실리콘함유막(33) 상에 제1금속막(35)을 증착한다. 여기서, 제1금속막(35)은 티타늄막(Ti)을 포함한다. 예컨대, 티타늄막(Ti)과 텅스텐질화막(WN)의 적층막일 수 있다. 또한, 티타늄막, 티타늄질화막(TiN) 및 텅스텐질화막의 적층막일 수도 있다.
이어서, 제1금속막(35) 상에 다마신패턴(34)을 채우도록 제2금속막(36)을 증착한다. 여기서, 제2금속막(36)은 텅스텐막(W)을 포함하고, 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착할 수 있다.
이어서, 제2금속막(36) 상에 게이트하드마스크막(37)을 형성한다. 게이트하드마스크막(37)은 질화막, 특히 실리콘질화막으로 형성한다.
도 3d에 도시된 바와 같이, 게이트하드마스크막(37)을 패터닝하여 게이트하 드마스크막패턴(37A)을 형성한다. 이때, 게이트하드마스크막(37)의 패터닝 공정은 감광막을 식각장벽으로 이용하여 진행하며, 게이트하드마스크막패턴(37A)의 패터닝 선폭은 다마신패턴(34)의 선폭보다 더 크게 한다.
이어서, 게이트하드마스크막패턴(37A)을 식각장벽으로 하여 제2금속막(36)과 제1금속막(35)을 식각한다. 이로써 제1금속막으로 이루어진 확산배리어막(35A)과 제2금속막으로 이루어진 금속전극(36A)이 형성된다.
확산배리어막(35A)은 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되면서 다마신패턴의 상부 모서리까지 양끝단이 연장된다. 금속전극(36A)은 확산배리어막(35A) 위에서 다마신패턴의 내부를 매립하면서 다마신 패턴 상부에서 일정 두께를 갖고 형성된다.
확산배리어막(35A)은 실리콘함유막(33)에 의해 형성될 실리콘전극과 금속전극(36A)간 상호확산을 방지하는 역할을 한다.
도 3e에 도시된 바와 같이, 게이트하드마스크막패턴(37A)과 금속전극(36A)의 측벽에 보호막(38)을 형성한다. 이때, 보호막(38)은 확산배리어막(35A)의 노출된 측벽도 덮는 형태가 된다.
보호막(38)은 질화막을 증착한 후 전면식각하여 스페이서 형태로 형성한다. 보호막(38)은 후속으로 수반되는 열공정(예, 게이트재산화공정)시 금속전극(36A)이 산화되는 것을 방지하는 역할을 한다.
도 3f에 도시된 바와 같이, 게이트하드마스크막패턴(37A) 및 보호막(38)을 식각장벽으로 하여 실리콘함유막(33)을 식각하여 실리콘전극(33A)을 형성한다. 이 로써 게이트유전막(32)이 노출되며, 실리콘함유막(33)이 폴리실리콘막이므로 폴리실리콘막 식각시 산화막 물질인 게이트유전막(32)은 식각선택비가 크기 때문에 어택이 발생하지 않는다.
실리콘전극(33A)의 선폭은 보호막(38)에 의해 게이트하드마스크막패턴(37A)보다 더 큰 선폭을 가지게 되고, 이에 따라 다마신패턴 내부에 매립되어 있는 금속전극(36A) 및 확산배리어막(35A)의 측벽은 실리콘전극(33A)에 의해 에워쌓이는 형태가 된다. 또한, 확산배리어막(35A)이 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되므로 금속전극(36A)과 실리콘전극(33A)간 상호확산을 방지하는 역할을 충분히 수행할 수 있다.
이어서, 게이트유전막(32)을 식각하여 게이트 패터닝 공정을 완료한다. 게이트유전막은 실리콘전극(33A) 아래에서 도면부호 '32A'와 같은 형태로 잔류한다.
상술한 일련의 공정에 의하면, 게이트유전막(32) 상에 위치하는 실리콘전극(33A)의 두께가 현저히 감소함에 따라 게이트의 저항이 감소된다.
또한, 실리콘함유막(33) 식각시에 게이트유전막(32)이 노출되므로 게이트유전막(32)이 실리콘함유막(33)의 식각과정에서 어택을 받지 않는다.
그리고, 다마신패턴 상부의 금속전극(36A)의 노출된 측벽에 보호막(38)이 형성되므로 후속 공정에서 금속전극(36A)이 산화되는 것을 방지할 수 있다.
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(41) 상에 게이트유전막(42)을 형성한다. 여 기서, 기판(41)은 실리콘기판이며, 기판(41)에는 채널길이 증가를 위한 리세스패턴 또는 벌브형리세스패턴(Bulb type recess pattern)이 미리 형성될 수 있다. 그리고, 게이트유전막(42)은 실리콘산화막일 수 있다.
이어서, 게이트유전막(42) 상에 일정 높이의 실리콘함유막(43)을 증착한다. 여기서, 실리콘함유막(43)은 폴리실리콘막일 수 있다.
도 4b에 도시된 바와 같이, 실리콘함유막(43)을 선택적으로 식각하여 다마신 패턴(Damasene pattern, 44)을 형성한다.
여기서, 다마신패턴(44)은 게이트가 형성될 지역에 형성되는 라인패턴이며, 다마신패턴(44)의 바닥은 게이트유전막(42)의 표면을 노출시킨다. 즉, 다마신패턴(44)은 실리콘함유막(43)을 관통하여 게이트유전막(42)을 노출시킨다.
도 4c에 도시된 바와 같이, 다마신패턴(44)이 형성된 실리콘함유막(43) 상에 제1금속막(45)을 증착한다. 여기서, 제1금속막(45)은 티타늄막(Ti)을 포함한다. 예컨대, 티타늄막(Ti)과 텅스텐질화막(WN)의 적층막일 수 있다. 또한, 티타늄막, 티타늄질화막(TiN) 및 텅스텐질화막의 적층막일 수도 있다.
이어서, 제1금속막(45) 상에 다마신패턴(44)을 채우도록 제2금속막(46)을 증착한다. 여기서, 제2금속막(46)은 텅스텐막(W)을 포함하고, 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착할 수 있다.
도 4d에 도시된 바와 같이, 연마 공정을 진행하여 다마신패턴(44)의 내부에 제1금속막으로 이루어진 확산배리어막(45A)과 제2금속막으로 이루어진 금속전극(46A)을 잔류시킨다. 확산배리어막(45A)은 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되고, 금속전극(46A)은 확산배리어막(45A)에 의해 에워쌓이면서 다마신패턴(44)의 내부를 매립하는 형태로 형성된다.
연마공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
확산배리어막(45A)은 실리콘함유막(23)에 의해 형성될 실리콘전극과 금속전극(46A)간 상호확산을 방지하는 역할을 한다.
도 4e에 도시된 바와 같이, 금속전극(46A)이 매립된 실리콘함유막(43) 상에 게이트하드마스크막(47)을 증착한 후 패터닝한다. 이때, 게이트하드마스크막(47)의 패터닝 선폭은 다마신패턴(44)의 선폭보다 더 크게 한다. 그리고, 게이트하드마스크막(47)은 질화막, 특히 실리콘질화막으로 형성한다.
이어서, 게이트하드마스크막(47)을 식각장벽으로 하여 실리콘함유막(43)을 식각하여 보호막(43A)을 형성한다. 이로써 게이트유전막(42)이 노출되며, 실리콘함유막(43)이 폴리실리콘막이므로 폴리실리콘막 식각시 산화막 물질인 게이트유전막(42)은 식각선택비가 크기 때문에 어택이 발생하지 않는다.
게이트하드마스크막(47)에 의해 실리콘함유막(43)을 식각하므로, 금속전극(46A) 및 확산배리어막(45A)의 측벽은 보호막(43A)에 의해 에워쌓이는 형태가 된다. 그리고, 확산배리어막(45A) 아래에는 실리콘전극(43A)이 존재하지 않는다.
또한, 확산배리어막(45A)이 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되므로 금속전극(46A)과 보호막(43A)간 상호확산을 방지하는 역할을 충분히 수행할 수 있다.
상술한 보호막(43A)은 게이트전극의 역할은 수행하지 않지만, 후속 공정(예, 게이트재산화공정)시 산소침투에 의한 확산배리어막(45A) 및 금속전극(46A)의 측벽 산화를 방지하는 역할을 한다. 즉, 실리콘물질인 보호막(43A)은 산소와의 반응도가 커서 침투해들어오는 산소와 먼저 반응함에 따라 보호막(43A)의 일부가 산화된다. 이로써 더이상 산소가 침투하지 못하게 되어 확산배리어막(45A) 및 금속전극(46A)으로 사용된 티타늄막 및 텅스텐막과 같은 물질들이 산화되는 것을 방지할 수 있다.
이어서, 게이트유전막(42)을 식각하여 게이트 패터닝 공정을 완료한다. 게이트유전막은 도면부호 '42A'와 같은 형태로 잔류한다.
상술한 일련의 공정에 의하면, 금속전극(46A)과 게이트유전막(42) 사이에 실리콘전극이 위치하지 않으므로 게이트의 저항이 감소된다.
또한, 실리콘함유막(43) 식각시에 게이트유전막(42)이 노출되므로 게이트유전막(42)이 실리콘함유막(43)의 식각과정에서 어택을 받지 않는다.
도 5a 내지 도 5f는 본 발명의 제4실시예에 따른 반도체소자의 금속게이트 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(51) 상에 게이트유전막(52)을 형성한다. 여기서, 기판(51)은 실리콘기판이며, 기판(51)에는 채널길이 증가를 위한 리세스패턴 또는 벌브형리세스패턴(Bulb type recess pattern)이 미리 형성될 수 있다. 그리고, 게이트유전막(52)은 실리콘산화막일 수 있다.
이어서, 게이트유전막(52) 상에 일정 높이의 실리콘함유막(53)을 증착한다. 여기서, 실리콘함유막(53)은 폴리실리콘막일 수 있다.
도 5b에 도시된 바와 같이, 실리콘함유막(53)을 선택적으로 식각하여 다마신 패턴(Damasene pattern, 54)을 형성한다.
여기서, 다마신패턴(54)은 게이트가 형성될 지역에 형성되는 라인패턴이며, 다마신패턴(54)의 바닥은 게이트유전막(52) 표면을 노출시킨다. 즉, 다마신패턴(54)은 실리콘함유막(53)을 관통하여 게이트유전막(52)의 표면을 노출시킨다.
도 5c에 도시된 바와 같이, 다마신패턴(54)이 형성된 실리콘함유막(53) 상에 제1금속막(55)을 증착한다. 여기서, 제1금속막(55)은 티타늄막(Ti)을 포함한다. 예컨대, 티타늄막(Ti)과 텅스텐질화막(WN)의 적층막일 수 있다. 또한, 티타늄막, 티타늄질화막(TiN) 및 텅스텐질화막의 적층막일 수도 있다.
이어서, 제1금속막(55) 상에 다마신패턴(54)을 채우도록 제2금속막(56)을 증착한다. 여기서, 제2금속막(56)은 텅스텐막(W)을 포함하고, 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착할 수 있다.
이어서, 제2금속막(56) 상에 게이트하드마스크막(57)을 형성한다. 게이트하드마스크막(57)은 질화막, 특히 실리콘질화막으로 형성한다.
도 5d에 도시된 바와 같이, 게이트하드마스크막(57)을 패터닝하여 게이트하드마스크막패턴(57A)을 형성한다. 이때, 게이트하드마스크막(57)의 패터닝 공정은 감광막을 식각장벽으로 이용하여 진행하며, 게이트하드마스크막패턴(57A)의 패터닝 선폭은 다마신패턴(54)의 선폭보다 더 크게 한다.
이어서, 게이트하드마스크막패턴(57A)을 식각장벽으로 하여 제2금속막(56)과 제1금속막(55)을 식각한다. 이로써 제1금속막으로 이루어진 확산배리어막(55A)과 제2금속막으로 이루어진 금속전극(56A)이 형성된다.
확산배리어막(55A)은 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되면서 다마신패턴의 상부 모서리까지 양끝단이 연장된다. 금속전극(56A)은 확산배리어막(55A) 위에서 다마신패턴의 내부를 매립하면서 다마신 패턴 상부에서 일정 두께를 갖고 형성된다.
확산배리어막(55A)은 실리콘함유막(53)에 의해 형성될 실리콘전극과 금속전극(56A)간 상호확산을 방지하는 역할을 한다.
도 5e에 도시된 바와 같이, 게이트하드마스크막패턴(57A)과 금속전극(56A)의 측벽에 제1보호막(58)을 형성한다. 이때, 제1보호막(58)은 확산배리어막(55A)의 노출된 측벽도 덮는 형태가 되는데, 이로서 금속전극(56A)의 측벽을 보호하게 된다.
제1보호막(58)은 질화막을 증착한 후 전면식각하여 스페이서 형태로 형성한다. 제1보호막(58)은 후속으로 수반되는 열공정시 금속전극(56A)이 산화되는 것을 방지하는 역할을 한다.
도 5f에 도시된 바와 같이, 게이트하드마스크막패턴(57A) 및 제1보호막(58)을 식각장벽으로 하여 실리콘함유막(53)을 식각하여 제2보호막(53A)을 형성한다. 이로써 게이트유전막(52)이 노출되며, 실리콘함유막(53)이 폴리실리콘막이므로 폴리실리콘막 식각시 산화막 물질인 게이트유전막(52)은 식각선택비가 크기 때문에 어택이 발생하지 않는다.
제1보호막(58)을 식각장벽으로 하여 제2보호막(53A)이 형성되므로, 다마신패턴 내부에 매립되어 있는 금속전극(56A) 및 확산배리어막(55A)의 측벽은 제2보호 막(53A)에 의해 에워쌓이는 형태가 된다. 또한, 확산배리어막(55A)이 다마신패턴의 바닥 및 측벽에 걸쳐서 형성되므로 금속전극(56A)과 제2보호막(53A)간 상호확산을 방지하는 역할을 충분히 수행할 수 있다.
상술한 제2보호막(53A)은 게이트전극의 역할을 수행하지는 않지만, 후속 공정(예, 게이트재산화공정)시 산소침투에 의한 확산배리어막(55A) 및 금속전극(56A)의 산화를 방지하는 역할을 한다. 즉, 실리콘물질인 제2보호막(53A)은 산소와의 반응도가 커서 침투해들어오는 산소와 먼저 반응함에 따라 제2보호막(53A)의 일부가 산화된다. 이로써 더이상 산소가 침투하지 못하게 되어 확산배리어막(55A) 및 금속전극(56A)으로 사용된 티타늄막 및 텅스텐막과 같은 물질들이 산화되는 것을 방지할 수 있다.
이어서, 게이트유전막(52)을 식각하여 게이트 패터닝 공정을 완료한다. 게이트유전막(52)은 제2보호막(53A) 아래에서 도면부호 '52A'와 같은 형태로 잔류한다.
상술한 일련의 공정에 의하면, 게이트유전막(52) 상에 실리콘전극이 존재하지 않고 직접 금속전극(56A)이 위치함에 따라 게이트의 저항이 감소된다.
또한, 실리콘함유막(53) 식각시에 게이트유전막(52)이 노출되므로 게이트유전막(52)이 실리콘함유막(53)의 식각과정에서 어택을 받지 않는다.
그리고, 다마신패턴 상부의 금속전극(56A)의 노출된 측벽에 제1보호막(58)이 형성되고, 다마신패턴 내부의 확산배리어막의 측벽에 제2보호막(53A)이 형성되므로 후속 공정에서 금속전극(56A)과 확산배리어막(55A)이 산화되는 것을 방지할 수 있다.
상술한 실시예들에 따르면, 실리콘함유막을 부분 식각한 후 금속전극을 형성함으로써 금속전극과 게이트유전막간의 간격을 감소시키고, 이에 따라 저항을 감소시킬 수 있다.
더불어, 금속전극 측벽의 실리콘함유막을 식각함으로써 게이트유전막의 식각 선택비를 증가시켜 게이트유전막의 어택을 방지한다.
또한, 금속전극을 실리콘함유막으로 형성된 보호막 내부에 위치시킴으로써 외부와의 접촉을 차단함으로써 금속전극의 산화를 방지할 수 있다.
또한, 후속 공정에서 측벽 산화를 통한 절연막 형성시(이를 게이트재산화공정이라 함) 실리콘전극 측벽의 산화 효과를 얻을 수 있다
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 금속전극과 게이트유전막간의 간격을 감소시켜 저항을 감소시키는 동시에 금속 전극 측벽의 실리콘함유막을 식각함으로써 실리콘함유막과 게이트유전막의 식각 선택비를 증가시켜 게이트유전막의 어택을 방지할 수 있는 효과가 있다.
또한, 본 발명은 금속전극을 실리콘전극 또는 실리콘물질의 보호막 내부에 위치 시킴으로써 외부와의 접촉을 차단함으로써 금속전극의 산화를 방지할 수 있는 효과가 있으며, 더불어 후속 산화공정을 통한 절연막 형성시 실리콘전극의 일정한 산화 효과를 얻을 수 있다

Claims (29)

  1. 삭제
  2. 기판;
    상기 기판 상의 게이트유전막;
    상기 게이트유전막 상에서 다마신패턴을 갖고 형성된 실리콘전극;
    상기 다마신패턴의 바닥 및 측벽에 걸쳐서 형성된 확산배리어막; 및
    상기 확산배리어막 상에서 상기 다마신패턴 내부를 매립하는 제1영역과 상기 제1영역 위에서 일정 두께를 갖고 돌출된 제2영역으로 이루어진 금속전극
    을 포함하는 반도체소자.
  3. 제2항에 있어서,
    상기 제2영역의 양측벽을 덮는 보호막을 더 포함하는 반도체소자.
  4. 제3항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체소자.
  5. 제2항에 있어서,
    상기 실리콘전극은 폴리실리콘막을 포함하고, 상기 금속전극은 텅스텐막을 포함하는 반도체소자.
  6. 제2항에 있어서,
    상기 확산배리어막은 티타늄막과 텅스텐질화막의 적층막, 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막 중에서 선택된 어느 하나인 반도체소자.
  7. 기판;
    상기 기판 상의 게이트유전막;
    상기 게이트유전막 상의 금속전극; 및
    상기 금속전극과 게이트유전막 사이에 삽입되면서 상기 금속전극의 측벽을 덮는 확산배리어막
    을 포함하는 반도체소자.
  8. 제7항에 있어서,
    상기 금속전극의 상부를 덮는 게이트하드마스크막; 및
    상기 확산배리어막의 측벽을 덮는 보호막
    을 더 포함하는 반도체소자.
  9. 제8항에 있어서,
    상기 게이트하드마스크막은 질화막이고, 상기 보호막은 폴리실리콘막을 포함하는 반도체소자.
  10. 제7항에 있어서,
    상기 금속전극은 상기 확산배리어막에 의해 측벽이 덮히는 제1영역과 상기 제1영역 상에서 측벽이 외부에 노출된 제2영역을 포함하는 반도체소자.
  11. 제10항에 있어서,
    상기 제2영역의 상부를 덮는 게이트하드마스크막;
    상기 제2영역의 측벽을 덮는 제1보호막; 및
    상기 확산배리어막의 측벽을 덮는 제2보호막
    을 더 포함하는 반도체소자.
  12. 제11항에 있어서,
    상기 게이트하드마스크막과 제1보호막은 질화막이고, 상기 제2보호막은 폴리실리콘막을 포함하는 반도체소자.
  13. 제7항에 있어서,
    상기 금속전극은 텅스텐막을 포함하는 반도체소자.
  14. 제7항에 있어서,
    상기 확산배리어막은 티타늄막과 텅스텐질화막의 적층막, 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막 중에서 선택된 어느 하나인 반도체소자.
  15. 제2항 또는 제7항에 있어서,
    상기 기판은 채널길이 증가를 위한 리세스패턴 또는 벌브형리세스패턴이 구비된 반도체소자.
  16. 기판 상에 게이트유전막을 형성하는 단계;
    상기 게이트유전막 상에 실리콘함유막을 형성하는 단계;
    상기 실리콘함유막에 다마신패턴을 형성하는 단계;
    상기 다마신패턴의 바닥 및 측벽에 걸치는 확산배리어막과 상기 확산배리어막 상에서 상기 다마신패턴의 내부를 매립하는 금속전극을 형성하는 단계;
    상기 금속전극 상에 상기 다마신패턴보다 큰 선폭을 갖는 게이트하드마스크막을 형성하는 단계; 및
    상기 게이트하드마스크막을 식각장벽으로 실리콘함유막과 게이트유전막을 순차 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  17. 제16항에 있어서,
    상기 다마신패턴은 상기 게이트유전막 상부에서 상기 실리콘함유막을 일정 두께로 잔류시키는 깊이를 갖는 반도체소자의 제조 방법.
  18. 제16항에 있어서,
    상기 다마신패턴은 상기 게이트유전막을 노출시키는 깊이를 갖는 반도체소자의 제조 방법.
  19. 제16항에 있어서,
    상기 실리콘함유막은, 폴리실리콘막을 포함하는 반도체소자의 제조 방법.
  20. 제16항에 있어서,
    상기 금속전극은, 텅스텐막을 포함하는 반도체소자의 제조 방법.
  21. 제16항에 있어서,
    상기 확산배리어막은, 티타늄막과 텅스텐질화막의 적층막, 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막 중에서 선택된 어느 하나인 반도체소자의 제조 방법.
  22. 기판 상에 게이트유전막을 형성하는 단계;
    상기 게이트유전막 상에 다마신패턴을 갖는 실리콘함유막을 형성하는 단계;
    상기 실리콘함유막 상에 확산배리어막을 형성하는 단계;
    상기 확산배리어막 상에 일부가 상기 다마신패턴의 내부를 매립하는 금속전극을 형성하는 단계;
    상기 금속전극 상에 상기 다마신패턴보다 큰 선폭을 갖는 게이트하드마스크막을 형성하는 단계;
    상기 게이트하드마스크막을 식각장벽으로 상기 금속전극과 확산배리어막을 식각하는 단계;
    상기 금속전극의 노출된 측벽에 보호막을 형성하는 단계; 및
    상기 게이트하드마스크막 및 보호막을 식각장벽으로 상기 실리콘함유막과 게이트유전막을 순차 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  23. 제22항에 있어서,
    상기 다마신패턴은 상기 게이트유전막 상부에서 상기 실리콘함유막을 일정 두께로 잔류시키는 깊이를 갖는 반도체소자의 제조 방법.
  24. 제22항에 있어서,
    상기 다마신패턴은 상기 게이트유전막을 노출시키는 깊이를 갖는 반도체소자의 제조 방법.
  25. 제22항에 있어서,
    상기 보호막은, 질화막을 증착한 후 전면식각하여 형성하는 반도체소자의 제조 방법.
  26. 제22항에 있어서,
    상기 실리콘함유막은, 폴리실리콘막을 포함하는 반도체소자의 제조 방법.
  27. 제22항에 있어서,
    상기 금속전극은, 텅스텐막을 포함하는 반도체소자의 제조 방법.
  28. 제22항에 있어서,
    상기 확산배리어막은, 티타늄막과 텅스텐질화막의 적층막이거나, 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막인 반도체소자의 제조 방법.
  29. 제16항 또는 제22항에 있어서,
    상기 기판은 채널길이 증가를 위한 리세스패턴 또는 벌브형리세스패턴을 구비하는 반도체소자의 제조 방법.
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