KR20100077603A - 매립게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 매립게이트의 선폭이 감소하더라도 매립게이트의 저항을 낮출 수 있는 매립게이트를 구비한 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 제1금속막을 형성하는 단계; 상기 제1금속막 상에서 상기 게이트절연막의 측벽을 덮는 접착막을 형성하는 단계; 상기 제1금속막 상에 상기 트렌치를 일부 매립하는 제2금속막을 형성하는 단계; 및 상기 제2금속막의 상에서 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계를 포함하고, 상술한 본 발명은 티타늄질화막과 텅스텐막이 적층된 매립게이트를 형성하므로써 티타늄질화막(TiN)에 의해 셀문턱전압(Cell Vt)을 좌우하는 일함수(Work Fucion)값을 안정(Stable)하게 유지할 수 있다. 아울러, 텅스텐막(W)에 의해 매립게이트의 저항을 낮추어 동작속도를 향상시킬 수 있다.
매립게이트, 티타늄질화막, 텅스텐막, 저항, 접착막
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM 등의 반도체장치의 크기가 감소됨에 따라 게이트라인의 패터닝이 어려워 지고, 정전용량(Cs) 확보가 어려워 지고 있는 상황이다. 이러한 게이트라인의 패터닝 및 정전용량(Cs) 확보 어려움의 문제를 해결하기 위해, 매립게이트(Buried Gate Line) 구조의 개발이 활발히 진행되고 있는 상황이다.
매립게이트 구조의 경우 게이트라인 패터닝의 문제가 없으며, 게이트라인과 비트라인간 기생캐패시턴스(Parastic Cap)을 감소시킴으로써, 정전용량(Cs) 확보문제도 해결할 수 있다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)의 소자분리영역에 소자분리막(12)이 형성되어 있고, 반도체기판(11)에 일정 깊이의 트렌치(13)가 형성되어 있다. 트렌치(13)의 표면 상에는 게이트절연막(14)이 형성되어 있다. 게이트절연막(14) 상에서 리세스를 일부 매립하는 매립게이트(15)가 형성되어 있고, 매립게이트(15) 상에는 트렌치의 나머지를 갭필하는 층간절연막(16)이 형성되어 있다.
도 1의 종래기술은 매립게이트(15)를 형성하기 위해 트렌치를 채울 때까지 전면에 게이트도전막을 증착한 후 화학적기계적연마 및 에치백을 순차적으로 진행하고 있다.
종래기술은 매립게이트로 사용되는 게이트도전막으로서 폴리실리콘막을 사용하지 않고 티타늄질화막(TiN)을 사용하여 매립게이트의 저항을 낮추고 있다.
그러나, 티타늄질화막(TiN)을 단독으로 하는 매립게이트의 경우 저항이 높아서 동작속도가 저하되는 문제가 발생하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 매립게이트의 선폭이 감소하더라도 매립게이트의 저항을 낮출 수 있는 매립게이트를 구비한 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 트렌치를 갖는 반도체기판; 상기 트렌치의 바닥 및 측벽 상에 형성된 게이트절연막; 상기 게이트절연막 상에서 상기 트렌치를 일부 매립하며 일함수 안정을 위한 제1금속막과 저저항을 위한 제2금속막이 적층된 매립게이트; 및 상기 제2금속막과 게이트절연막 사이에 형성된 접착막을 포함하는 것을 특징으로 하고, 상기 제1금속막과 제2금속막은 서로 다른 비저항을 갖는 이종의 금속 물질이며, 상기 제2금속막은 상기 제1금속막보다 비저항이 작은 물질인 것을 특징으로 한다. 상기 제1금속막은 티타늄질화막(TiN)을 포함하고, 상기 제2금속막은 텅스텐막인 것을 특징으로 한다. 상기 접착막은 질화막을 포함한다.
그리고, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 제1금속막을 형성하는 단계; 상기 제1금속막 상에서 상기 게이트절연막의 측벽을 덮는 접착막을 형성하는 단계; 상기 제1금속막 상에 상기 트렌치를 일부 매립하는 제2금속막을 형성하는 단계; 및 상기 제2금속막의 상에서 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제2금속막은 상기 제1금속막보다 비저항이 작은 금속막인 것을 특징으로 한다. 상기 제1금속막은 티타늄질화막을 포함하고, 상기 제2금속막은 텅스텐막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 티타늄질화막과 텅스텐막이 적층된 매립게이트를 형성하므로써 티타늄질화막(TiN)에 의해 셀문턱전압(Cell Vt)을 좌우하는 일함수(Work Fucion)값을 안정(Stable)하게 유지할 수 있다. 아울러, 텅스텐막(W)에 의해 매립게이트의 저항을 낮추어 동작속도를 향상시킬 수 있다.
또한, 본 발명은 텅스텐막의 측벽에 접착막을 형성해주므로써 텅스텐막과 게이트절연막간 접착력을 증대시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 트렌치(25)가 구비된 반도체기판(21), 트렌치(25)의 표면 상에 형성된 게이트절연막(26), 게이트절연막(26) 상에서 트렌치(25)를 일부 매립하는 매립게이트 및 매립게이트 상에서 트렌치(25)의 나머지를 갭필하는 층간절연막(30)을 포함한다. 매립게이트는 티타늄질화막패턴(27A)과 텅스텐막패턴(29A)의 이중층 구조를 가지며, 텅스텐막패턴(29A)과 게이트절연막(26) 사이에는 접착막인 라이너질화막(28)이 구비된다. 반도체기판(21)은 소자분리막(22)에 의해 활성영역(23)의 정의되어 있으며, 트렌치(25)는 활성영역은 물론 소자분리막(22)에도 형성되어 있다.
도 2에 따르면, 매립게이트에서 티타늄질화막패턴(27A)을 사용함에 따라 셀문턱전압(Cell Vt)을 좌우하는 일함수(Work Fucion)값을 안정(Stable)하게 유지할 수 있다. 아울러, 텅스텐막패턴(29A)에 의해 매립게이트의 저항을 낮추어 동작속도를 향상시킬 수 있다.
위와 같이, 매립게이트는 일함수안정을 위한 티타늄질화막패턴(27A)과 저저항을 위한 텅스텐막패턴(29A)의 이중층 구조를 가지며, 티타늄질화막패턴(27A)과 텅스텐막패턴(29A)은 서로 다른 비저항을 갖는 이종의 금속물질이다. 특히, 텅스텐막패턴(29A)은 티타늄질화막패턴(27A)보다 비저항이 작은 물질이다.
결국, 티타늄질화막패턴(27A)은 트랜지스터의 구동을 위한 게이트전극으로 사용되고, 텅스텐막패턴(29A)은 매립게이트의 저항을 줄이는 용도로 사용한다.
그리고, 라이너질화막(28)에 의해 텅스텐막패턴(29A)과 게이트절연막(26)간의 접착력이 증대된다.
한편, 상술한 실시예에서는 티타늄질화막패턴(27A)과 텅스텐막패턴(29A)의 이중층 구조를 사용하였으나, 다른 실시예에서는 일함수를 안정적으로 유지할 수 있는 제1금속막과 저항을 낮출 수 있는 제2금속막의 이중층 구조를 사용할 수도 있다. 예컨대, 제1금속막은 티타늄질화막(TiN) 외에 탄탈륨질화막(TaN)이 가능하고, 제2금속막은 텅스텐막(W)외에 텅스텐실리사이드가 가능할 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 반도체기판(21)은 셀영역과 주변회로영역이 정의되어 있다.
이어서, 하드마스크막(24)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(25)를 형성한다. 이때, 트렌치(25)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(25)또한 라인 형태이며, 트렌치(25)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(25)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(25)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(23)에 형성되는 트렌치의 깊이는 1000∼1500Å이고, 소자분리막(22)에 형성되는 트렌치의 깊이는 1500∼2000Å이다.
트렌치(25)를 형성하기 위한 식각 공정은 하드마스크막(24)을 식각장벽으로 이용하는데, 하드마스크막(24)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(24)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(24)은 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.
하드마스크막(24)을 적용한 경우에는 트렌치(25) 형성후에 감광막패턴을 스트립할 수 있다.
도 3b에 도시된 바와 같이, 트렌치(25)의 측벽 및 바닥면에 게이트절연막(26)을 형성한다. 게이트절연막(26)은 트렌치(25)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 열산화(Thermal oxidation) 방법을 적용할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(21)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다.
이어서, 게이트절연막(26) 상에서 트렌치(25)를 일부 매립하는 티타늄질화막패턴(27A)을 형성한다.
티타늄질화막패턴(27A)을 형성하는 방법은 다음과 같다. 먼저, 게이트절연막(26) 상에 트렌치(25)를 매립하도록 반도체기판(21)의 전면에 티타늄질화막(27)을 증착한다. 이어서, 하드마스크막(24)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다. 이후, 에치 백(Etchback) 공정을 통해 티타늄질화막을 리세스시킨다. 이에 따라, 트렌치(25)의 일부를 매립하는 형태의 티타늄질화막패턴(27A)이 잔류하며, 잔류하는 티타늄질화막패턴(27A)은 매립게이트(Buried gate)의 일부가 된다. 티타늄질화막패턴(27A)은 500∼1300Å의 높이를 갖는다.
도 3c에 도시된 바와 같이, 전면에 라이너질화막(Liner nitride, 28)을 형성한다. 라이너질화막(28)은 원자층증착법(Atomic Layer Deposition; ALD)이나 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다.
상술한 라이너질화막(28)은 후속하여 증착되는 텅스텐막과 게이트절연막간의 접착력을 증대시키기 위한 접착막 역할을 한다. 라이너질화막(28)은 매우 두껍게 증착하는 경우 후속 텅스텐막의 갭필을 나쁘게 하므로 최대한 얇게 증착하는 것이 바람직하다. 따라서, 라이너질화막(28)의 두께는 30∼70Å이다.
이어서, 티타늄질화막패턴(27A) 상부 표면의 라이너질화막을 선택적으로 제거한다. 이를 위해 에치백공정을 진행한다. 따라서, 트렌치 내부에서 라이너질화막(28)은 티타늄질화막(27A)의 표면을 노출시키면서 트렌치 측벽의 게이트절연막(26)을 덮으면서 잔류한다.
도 3d에 도시된 바와 같이, 노출되어 있는 티타늄질화막패턴(27A)의 상부를 갭필하도록 전면에 텅스텐막(29)을 증착한 후, CMP 및 에치백을 순차적으로 진행하여 티타늄질화막패턴(27A) 상에서 트렌치를 일부 매립하는 형태로 텅스텐막패턴(29A)을 잔류시킨다. 여기서, 텅스텐막패턴(29A)과 게이트절연막(26) 사이에 라이너질화막(28)이 잔류하므로, 텅스텐막패턴(29A)과 게이트절연막(26)간의 접착력 이 증대된다.
위와 같이 텅스텐막패턴(29A)을 형성하므로써 매립게이트가 완성된다. 즉, 매립게이트는 티타늄질화막패턴(27A)과 텅스텐막패턴(29A)의 이중층(Bilayer) 구조를 갖고 트렌치를 일부 매립하는 형태가 된다.
매립게이트에서 티타늄질화막패턴(27A)을 사용함에 따라 셀문턱전압(Cell Vt)을 좌우하는 일함수(Work Fucion)값을 안정(Stable)하게 유지할 수 있다. 아울러, 텅스텐막패턴(29A)에 의해 매립게이트의 저항을 낮추어 동작속도를 향상시킬 수 있다. 결국, 티타늄질화막패턴(27A)은 트랜지스터의 구동을 위한 게이트전극으로 사용되고, 텅스텐막패턴(29A)은 매립게이트의 저항을 줄이는 용도로 사용한다.
도 3e에 도시된 바와 같이, 텅스텐막패턴(29A) 상에 층간절연막(30)을 형성한다. 층간절연막(30)은 갭필특성이 우수한 산화막을 포함한다. 예컨대, 층간절연막(30)은 폴리실라잔을 원료로 하는 스핀온절연막(Spin On Dielectric; SOD)으로 형성한다.
후속하여, 하드마스크막(24)의 표면이 드러나도록 CMP를 이용하여 평탄화시킨 다음, 하드마스크막(24)을 제거한다. 이에 따라, 트렌치(25) 내부에는 게이트절연막(26), 티타늄질화막패턴(27A), 라이너질화막(28), 텅스텐막패턴(29B) 및 층간절연막(30)이 잔류한다.
상술한 실시예에 따르면, 본 발명은 매립게이트를 티타늄질화막패턴(27A)과 텅스텐막패턴(29A)의 이중층 구조로 형성하므로써 매립게이트의 저항을 줄일수 있 으며, 이에 따라 반도체장치의 동작속도를 개선할 수 있다.
한편, 상술한 실시예에서는 티타늄질화막패턴과 텅스텐막패턴의 이중층 구조를 사용하였으나, 다른 실시예에서는 일함수를 안정적으로 유지할 수 있는 제1금속막과 저항을 낮출 수 있는 제2금속막의 이중층 구조를 사용할 수도 있다. 예컨대, 제1금속막은 티타늄질화막(TiN) 외에 탄탈륨질화막(TaN)이 가능하고, 제2금속막은 텅스텐막(W)외에 텅스텐실리사이드가 가능할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 25 : 트렌치
26 : 게이트절연막 27A : 티타늄질화막패턴
29A : 텅스텐막패턴 30 : 층간절연막
Claims (9)
- 트렌치를 갖는 반도체기판;상기 트렌치의 바닥 및 측벽 상에 형성된 게이트절연막;상기 게이트절연막 상에서 상기 트렌치를 일부 매립하며 일함수 안정을 위한 제1금속막과 저저항을 위한 제2금속막이 적층된 매립게이트; 및상기 제2금속막과 게이트절연막 사이에 형성된 접착막을 포함하는 반도체장치.
- 제1항에 있어서,상기 제1금속막과 제2금속막은 서로 다른 비저항을 갖는 이종의 금속 물질이며, 상기 제2금속막은 상기 제1금속막보다 비저항이 작은 물질인 반도체장치.
- 제1항에 있어서,상기 제1금속막은 티타늄질화막(TiN)을 포함하고, 상기 제2금속막은 텅스텐막인 반도체장치.
- 제1항에 있어서,상기 접착막은 질화막을 포함하는 반도체장치.
- 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 제1금속막을 형성하는 단계;상기 제1금속막 상에서 상기 게이트절연막의 측벽을 덮는 접착막을 형성하는 단계;상기 제1금속막 상에 상기 트렌치를 일부 매립하는 제2금속막을 형성하는 단계; 및상기 제2금속막의 상에서 상기 트렌치의 나머지를 갭필하는 층간절연막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 제2금속막은 상기 제1금속막보다 비저항이 작은 금속막인 반도체장치 제조 방법.
- 제5항에 있어서,상기 제1금속막은 티타늄질화막을 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 제2금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 접착막은 질화막을 포함하는 반도체장치 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012550A (ko) * | 2010-08-02 | 2012-02-10 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR20120014998A (ko) * | 2010-08-11 | 2012-02-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
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| US9178039B2 (en) | 2012-12-06 | 2015-11-03 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US9269780B2 (en) | 2014-03-13 | 2016-02-23 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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2008
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