KR20110109726A - 반도체 장치의 매립 게이트 제조 방법 - Google Patents
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Abstract
본 발명은 안정적인 소자 특성을 구현하기 위한 반도체 장치의 매립 게이트 제조 방법을 제공하기 위한 것으로, 기판에 매립 게이트용 트렌치를 형성하는 단계; 상기 매립 게이트용 트렌치를 포함하는 전체구조의 단차를 따라 유기 소스를 이용한 배리어 금속막을 형성하는 단계; 상기 배리어 금속막 상에 상기 트렌치를 매립하는 매립게이트를 형성하는 단계를 포함하여, 유기 소스를 이용한 배리어 금속막을 형성하고, 플라즈마 처리를 통해 배리어 금속막의 표면 밀도를 강화함으로써 후속 금속막 형성시 소스에 포함된 불소 또는 염소 등이 게이트 절연막에 침투하는 것을 방지하는 효과, 게이트 절연막의 열화를 방지하며, 매립 게이트의 리프레시 특성, GOI 특성 및 Rs 저항 특성 등의 전기적 신뢰성을 개선하여 안정적으로 소자의 특성을 구현하는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 매립 게이트 제조 방법에 관한 것이다.
반도체 소자의 축소화에 따라 캐패시터의 유전용량 확보 및 비트라인(Bit Line)과 캐패시터(Capacitor)의 콘택면적 확보가 어려워지고 있다.
이에 따라, 캐패시터의 유전용량 확보를 위해 게이트와 비트라인 간 기생 캐패시턴스 및 비트라인들 간의 캐패시턴스를 최소화하기 위한 방법으로 게이트를 기판 하부에 트렌치 형태로 만드는 매립 게이트 구조를 적용하고 있다.
매립 게이트 구조를 형성하기 위한 방법으로는 매립 게이트용 트렌치를 형성하고, 산화공정을 통해 게이트 절연막을 형성한 후, 트렌치에 금속을 매립하고, 이후 식각 공정으로 금속을 기판 아래로 리세스 시켜서 매립게이트를 형성하고 있다. 일반적으로 게이트의 저항을 낮추기 위해 종래의 폴리실리콘 대신 금속 전극을 형성하고 있으며, 매립 게이트 구조에서 금속 전극으로는 티타늄질화막과 텅스텐막의 적층구조 또는 티타늄질화막 단일층을 주로 적용하고 있다.
그러나, 반도체 소자의 축소화가 계속되면서 선폭이 감소함에 따라 공정상, 또는 전기적 신뢰성 특성상 문제점이 대두되고 있다.
즉, 현재 적용중인 티타늄질화막과 텅스텐막의 적층 구조의 경우는 선폭이 감소함에 따라 티타늄질화막 증착 후에 화학기상증착법에 의한 텅스텐이 매립될 공간이 급격히 줄어들면서 게이트 워드라인 저항이 급격하게 증가하는 문제점이 있다. 또한, 텅스텐막 증착시 사용되는 소스(예컨대, WF6, B2H6)에 포함되어 있는 불소(F) 또는 보론(B)이 게이트 절연막 안으로 침투하여 게이트에 어택(Attack)을 줌으로써 게이트 관련 전기적 특성 열화되는 문제점이 있다. 또한, 티타늄질화막의 단일 전극을 적용하는 경우 역시 소스(예컨대, TiCl4)내 염소(Cl)가 게이트에 직접 어택을 주어 매립 게이트의 리프레시 특성, GOI 특성 및 Rs 저항 특성 등의 전기적 신뢰성이 열화되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 안정적인 소자 특성을 구현하기 위한 반도체 장치의 매립 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 매립 게이트 제조 방법은 기판에 매립 게이트용 트렌치를 형성하는 단계; 상기 매립 게이트용 트렌치를 포함하는 전체구조의 단차를 따라 유기 소스를 이용한 배리어 금속막을 형성하는 단계; 상기 배리어 금속막 상에 상기 트렌치를 매립하는 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 유기소스는 TEMAT(Tetrakis(ethylmethylamino) titanium), TDMAT(Tetrakis(dimethylamino) titanium), TDEAT(Tetrakis(diethylamino) titanium) 및 TTBA(Tritertiarybutyl aluminium)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하되, 상기 유기 소스에 SiH4 또는 N2 가스를 첨가하는 것을 특징으로 한다.
또한, 상기 배리어 금속막은 MoTiN, MoTiAlN, MoTiSiN, MoTiSiON, MoTiCN 및 MoWN으로 이루어진 그룹 중에서 선택된 어느 하나의 금속막을 포함하는 것을 특징으로 한다.
또한, 상기 배리어 금속막은 원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것을 특징으로 한다.
또한, 상기 플라즈마 처리는 질소가스 분위기에서 진행하되, 상기 질소가스는 N2 또는 NH3 가스를 포함하는 것을 특징으로 한다.
또한, 상기 매립게이트를 형성하는 단계는, 상기 배리어 금속막 상에 상기 트렌치를 매립하는 금속막을 형성하는 단계; 상기 트렌치의 일부만 매립되도록 상기 금속막 및 배리어 금속막을 리세스 시키는 단계; 및 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 금속막은 티타늄질화막 또는 텅스텐막을 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 매립 게이트 제조 방법은 유기 소스를 이용한 배리어 금속막을 형성하고, 플라즈마 처리를 통해 배리어 금속막의 표면 밀도를 강화함으로써 후속 금속막 형성시 소스에 포함된 불소 또는 염소 등이 게이트 절연막에 침투하는 것을 방지하는 효과가 있다.
따라서, 게이트 절연막의 열화를 방지하며, 매립 게이트의 리프레시 특성, GOI 특성 및 Rs 저항 특성 등의 전기적 신뢰성을 개선하여 안정적으로 소자의 특성을 구현하는 효과가 있다.
또한, 유기 소스를 이용한 배리어 금속막을 형성한 후, 금속막을 형성하는 경우 후속 공정에서 열공정이 진행되어도 계면 프로파일이 안정적으로 형성되어, 균일한 일함수(Workfunction)을 확보하게 되어 셀 문턱적압(Vt) 및 tWR 등의 신뢰성 특성을 개선하는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 매립 게이트 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치의 매립 게이트 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(10)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(11A)을 형성한다. 이때, 소자분리막(11A)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(11A)에 의해 활성영역(11B)이 정의된다.
이어서, 하드마스크막(12)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(13)를 형성한다. 이때, 트렌치(13)는 활성영역(11B)은 물론 소자분리막(11A)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(13)또한 라인형태이며, 트렌치(13)의 라인형태에 의해 활성영역(11B)과 소자분리막(11A)을 동시에 가로지르는 라인형태의 트렌치(13)가 형성된다. 단, 활성영역(11B)과 소자분리막(11A)간 식각선택비가 다르므로 소자분리막(11A)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(11A)에서 트렌치(13)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(11B)에 형성되는 트렌치의 깊이는 1000∼1500Å이고, 소자분리막(11A)에 형성되는 트렌치의 깊이는 1500∼2000Å이다.
트렌치(13)를 형성하기 위한 식각 공정은 하드마스크막(12)을 식각장벽으로 이용하는데, 하드마스크막(12)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(12)은 반도체기판(10) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(12)은 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.
하드마스크막(12)을 적용한 경우에는 트렌치(13) 형성후에 감광막패턴을 스트립할 수 있다.
도 1b에 도시된 바와 같이, 트렌치(13)의 측벽 및 바닥면에 게이트절연막(도시생략)을 형성한다. 게이트절연막(도시생략)은 트렌치(13)의 표면을 산화시켜 형성할 수 있다. 트렌치 표면의 산화 공정은 열산화(Thermal oxidation) 방법을 적용할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 반도체기판(10)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy, x,y는 자연수)이 형성된다.
이어서, 게이트절연막(도시생략)을 포함하는 전체구조의 단차를 따라 배리어 금속막(14)을 형성한다. 배리어 금속막(14)은 후속 금속전극 형성시 불소 또는 염소 등이 게이트 절연막(도시생략)에 침투하는 것을 방지하기 위한 것이다.
배리어 금속막(14)은 금속 유기 소스(Metal Organic Source) 즉, 염소(Cl) 또는 불소(F) 등을 포함하지 않은 유기 소스를 사용하여 증착하는 것이 바람직하다. 배리어 금속막(14)은 MoTiN, MoTiAlN, MoTiSiN, MoTiSiON, MoTiCN 및 MoWN으로 이루어진 그룹 중에서 선택된 어느 하나의 금속막으로 형성하는 것이 바람직하다.
배리어 금속막(14)을 형성하기 위한 금속 유기 소스로는 TEMAT(Tetrakis(ethylmethylamino) titanium), TDMAT(Tetrakis(dimethylamino) titanium), TDEAT(Tetrakis(diethylamino) titanium) 및 TTBA(Tritertiarybutyl aluminium)로 이루어진 그룹 중에서 선택된 어느 하나를 사용하는 것이 바람직하며, 금속 유기 소스에 SiH4 또는 N2 가스를 첨가할 수 있다.
배리어 금속막(14)은 예컨대 10Å∼100Å의 두께로 형성하며, 두께 조절을 위해 원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 플라즈마 처리(Plasma Treatment)를 진행한다. 플라즈마를 이용한 표면 처리는 배리어 금속막(14)의 강화, 박막밀도 증가 및 후속 금속전극과의 접착력(Adhesion) 향상을 위한 것으로, 질소가스 분위기에서 진행하는 것이 바람직하다. 질소가스는 예컨대 N2 또는 NH3 가스를 사용한다.
도 1d에 도시된 바와 같이, 배리어 금속막(14) 상에 트렌치(13)를 충분히 매립하는 두께로 금속막(15)을 형성한다. 금속막(15)은 매립 게이트를 형성하기 위한 것으로, 비저항이 낮은 금속물질로 형성하는 것이 바람직하다. 금속막(15)은 예컨대, 티타늄질화막(TiN) 또는 텅스텐막(W)으로 형성한다.
특히, 배리어 금속막(14)을 MoWN으로 형성하고, 금속막(15)을 텅스텐막으로 형성하는 경우, 텅스텐막은 벌크(Bulk) 텅스텐으로 형성하는 것이 바람직하다.
도 1e에 도시된 바와 같이, 하드마스크막(12)의 표면이 드러나는 타겟으로 금속막(15, 도 1d 참조)을 평탄화 한후, 트렌치(13)의 일부에만 매립되도록 금속막(15, 도 1d 참조)을 리세스 시킨다. 금속막(15, 도 1d 참조)의 식각시 배리어 금속(14, 도 1d 참조)도 함께 식각되며, 따라서 트렌치(13)의 일부를 매립하는 매립 게이트(BG)가 형성된다. 금속막(15, 도 1d 참조)의 식각은 습식 또는 건식 식각으로 진행할 수 있다.
도면부호 14A는 식각된 배리어 금속막이며, 15A는 식각된 금속막이다.
도 1f에 도시된 바와 같이, 매립 게이트(BG) 상에 트렌치(13)의 나머지를 매랩하는 캡핑막(16)을 형성한다. 캡핑막(16)은 매립 게이트(BG)와 상부층 간의 절연 및 매립 게이트(BG)의 산화를 방지하기 위한 것으로, 절연물질로 형성하는 것이 바람직하다.
이어서, 매립 게이트(BG)를 포함하는 전체구조 상에 절연막(17)을 형성한다.
위와 같이, 본 실시예는 유기 소스를 이용한 배리어 금속막을 형성하고, 플라즈마 처리를 통해 배리어 금속막의 표면 밀도를 강화함으로써 후속 금속막 형성시 소스에 포함된 불소 또는 염소 등이 게이트 절연막에 침투하는 것을 방지하여, 게이트 절연막의 열화를 방지하며, 따라서 매립 게이트의 리프레시 특성, GOI 특성 및 Rs 저항 특성 등의 전기적 신뢰성을 개선하여 안정적으로 소자의 특성을 구현하는 장점이 있다.
또한, 유기 소스를 이용한 배리어 금속막을 형성한 후, 금속막을 형성하는 경우 후속 공정에서 열공정이 진행되어도 계면 프로파일이 안정적으로 형성되어, 균일한 일함수(Workfunction)을 확보하게 되어 셀 문턱적압(Vt) 및 tWR 등의 신뢰성 특성을 개선하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 반도체 기판 11A : 소자분리막
11B : 활성영역 12 : 하드마스크막
13 : 트렌치 14 : 배리어 금속막
15 : 금속막 16 : 캡핑막
17 : 절연막
11B : 활성영역 12 : 하드마스크막
13 : 트렌치 14 : 배리어 금속막
15 : 금속막 16 : 캡핑막
17 : 절연막
Claims (9)
- 기판에 매립 게이트용 트렌치를 형성하는 단계;
상기 매립 게이트용 트렌치를 포함하는 전체구조의 단차를 따라 유기 소스를 이용한 배리어 금속막을 형성하는 단계; 및
상기 배리어 금속막 상에 상기 트렌치를 매립하는 매립게이트를 형성하는 단계
를 포함하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 유기소스는 TEMAT(Tetrakis(ethylmethylamino) titanium), TDMAT(Tetrakis(dimethylamino) titanium), TDEAT(Tetrakis(diethylamino) titanium) 및 TTBA(Tritertiarybutyl aluminium)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치의 매립 게이트 제조 방법.
- 제2항에 있어서,
상기 유기 소스에 SiH4 또는 N2 가스를 첨가하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 배리어 금속막은 MoTiN, MoTiAlN, MoTiSiN, MoTiSiON, MoTiCN 및 MoWN으로 이루어진 그룹 중에서 선택된 어느 하나의 금속막을 포함하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 배리어 금속막은 원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 플라즈마 처리는 질소가스 분위기에서 진행하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 질소가스는 N2 또는 NH3 가스를 포함하는 반도체 장치의 매립 게이트 제조 방법.
- 제1항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 배리어 금속막 상에 상기 트렌치를 매립하는 금속막을 형성하는 단계;
상기 트렌치의 일부만 매립되도록 상기 금속막 및 배리어 금속막을 리세스 시키는 단계; 및
상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계
를 포함하는 반도체 장치의 매립 게이트 제조 방법.
- 제8항에 있어서,
상기 금속막은 티타늄질화막 또는 텅스텐막을 포함하는 반도체 장치의 매립 게이트 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100029574A KR20110109726A (ko) | 2010-03-31 | 2010-03-31 | 반도체 장치의 매립 게이트 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20110109726A true KR20110109726A (ko) | 2011-10-06 |
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ID=45026839
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Country Status (1)
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|---|---|
| KR (1) | KR20110109726A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140010271A (ko) * | 2012-07-16 | 2014-01-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20140028978A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2010
- 2010-03-31 KR KR1020100029574A patent/KR20110109726A/ko not_active Application Discontinuation
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| KR20140028978A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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