KR20140010271A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 활성영역 옆을 인접하게 지나가는 패싱 게이트를 갖지 않는 반도체 소자를 개시한다. 본 발명의 논 패싱 게이트 반도체 장치는 소자분리막에 의해 정의된 활성 영역, 상기 활성 영역의 옆으로는 진행하지 않으면서 셀 채널 영역의 활성 영역에 위치하는 게이트들, 상기 게이트들의 상부에서 제 1 방향을 따라 진행하며 상기 제 1 방향을 따라 위치하는 상기 게이트들을 연결하는 워드라인 및 상기 워드라인과 교차하는 제 2 방향을 따라 진행하는 비트라인을 포함하며, 패싱 게이트를 형성하지 않음으로써 셀의 오프 리키지(off leakage) 특성을 개선할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 활성영역 옆을 인접하게 지나가는 패싱 게이트를 갖지 않는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 메모리소자, 특히 디램(DRAM; Dynamic Random Access Memory)소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다. 여기서, 'F'는 최소배선폭을 나타낸다.
도 1은 종래 기술에 따른 6F2 레이아웃을 갖는 반도체 장치의 레이아웃을 보여주는 도면이다.
6F2 레이아웃을 갖는 반도체 장치는 반도체 기판 내에 활성 영역이 경사지게 정의되며, 활성 영역이 정의된 반도체 기판 상에는 게이트와 비트라인이 서로 수직하게 교차되도록 라인 타입으로 형성된다. 각 활성 영역에는 두 개의 매립형 게이트(BG;Buried Gate)가 라인 타입으로 지나가도록 배치되고, 비트라인(BL;Bit Line)은 게이트(BG)와 수직하게 교차되면서 활성 영역의 중앙부를 지나가도록 배치된다. 그리고, 각 활성 영역에서 두 게이트(BG) 사이의 영역에는 비트라인 콘택 플러그가 형성되고 두 게이트의 외측에 있는 영역에는 스토리지 노드 콘택 플러그가 각각 형성된다. 이러한 구조로 인해 6F2 구조에서는 활성 영역 내에 스토리지 노드 콘택 플러그와 비트라인 콘택 플러그가 모두 배치될 수 있으므로, 기존의 8F2 구조에 비하여 보다 더 집적도가 높다.
각 게이트는 라인 타입으로 형성되기 때문에 일부 영역은 활성 영역에 형성되어 활성 영역에 채널을 형성하는데 사용되는 반면에 일부 영역은 소자분리영역에 형성되어 활성 영역의 옆을 인접하게 지나가게 된다.
이처럼 활성 영역의 옆을 인접하게 지나가는 게이트 영역을 패싱 게이트(passing gate)라 하는데, 이러한 패싱 게이트는 셀의 리드/라이트 동작시 셀의 턴온 전압을 떨어뜨려 오프(off) 특성을 취약하게 만드는 패싱 게이트 효과(Passing Gate Effect)를 발생시키는 문제가 있다.
또한, 패싱 게이트는 워드라인 디스트(DIST) 테스트시 "0" 페일을 유발하는 원인이 되기도 한다.
본 발명은 반도체 소자에서 게이트의 구조를 개선하여 패싱 게이트 효과가 발생되지 않도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치는 소자분리막에 의해 정의된 활성 영역, 상기 활성 영역과 비스듬히 기울어지게 교차하며 셀 채널 영역의 활성 영역에 위치하는 게이트들, 상기 게이트들의 상부에서 제 1 방향을 따라 진행하는 워드라인 및 상기 게이트와 워드라인을 연결하는 매립 게이트 콘택을 포함한다.
바람직하게는, 상기 워드라인과 교차하는 제 2 방향을 따라 진행하는 비트라인을 더 포함할 수 있다.
바람직하게는, 상기 게이트는 상기 활성 영역의 장축방향으로 인접한 두 활성 영역 사이에는 위치하지 않는다.
바람직하게는, 상기 게이트는 상기 제 1 방향을 따라 인접한 두 개의 활성 영역과 중첩되는 박스 타입으로 형성될 수 있다.
바람직하게는, 상기 워드라인은 상기 활성 영역 및 상기 소자분리막과 일정 거리 이격되게 상기 활성 영역 및 상기 소자분리막 상부에 위치한다.
바람직하게는, 상기 게이트는 상기 활성 영역의 하부에 매립되는 매립 게이트일 수 있다.
바람직하게는, 상기 게이트는 상기 활성 영역의 상부면 및 측면과 접하는 핀 게이트일 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치 제조 방법은 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역의 하부에 매립되는 게이트를 형성하는 단계, 상기 게이트 상부에 상기 게이트와 연결되는 게이트 콘택을 형성하는 단계 및 제 1 방향을 따라 위치하는 상기 게이트 콘택들을 연결하는 워드라인을 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트를 형성하는 단계는 상기 제 1 방향을 따라 인접한 두 개의 활성 영역과 중첩되는 박스 타입의 영역을 정의하는 하드마스크 패턴을 상기 활성 영역과 상기 소자분리막 상부에 형성하는 단계, 상기 하드마스크 패턴을 식각 마스크로 상기 활성 영역과 상기 소자분리막을 식각하여 리세스를 형성하는 단계 및 상기 리세스 하부에 도전 물질을 매립하는 단계를 포함할 수 있다.
바람직하게는, 상기 도전 물질을 형성하기 이전에 상기 리세스 내면에 베리어 메탈을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 리세스를 형성하는 단계는 상기 소자분리막을 상기 활성 영역보다 깊게 식각하여 식각된 활성 영역의 상부면 및 양측면이 노출되도록 한다.
바람직하게는, 상기 게이트 콘택을 형성하는 단계는 상기 게이트 상부에 절연막을 형성하는 단계, 상기 게이트가 노출되도록 상기 절연막을 식각하여 게이트 콘택홀을 형성하는 단계 및 상기 게이트 콘택홀이 매립되도록 도전 물질을 형성하는 단계를 포함할 수 있다.
본 발명은 게이트를 라인 타입이 아니라 독립된 박스 타입으로 바꿔 패싱 게이트를 형성하지 않음으로써 셀의 오프 리키지(off leakage) 특성을 개선할 수 있다.
도 1은 종래 기술에 따른 6F2 레이아웃을 갖는 반도체 장치의 레이아웃을 보여주는 도면.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 보여주는 평면도.
도 3은 도 2에서 A-A'에 따른 단면 구조를 보여주는 단면도.
도 4 내지 도 8은 도 3의 구조를 형성하기 위한 공정을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 보여주는 평면도이며, 도 3은 도 2에서 A-A'에 따른 단면 구조를 보여주는 단면도이다.
활성 영역(102)은 소자분리막(104)에 의해 정의되며 상술한 6F2 레이아웃에서와 같이 경사지게 형성된다. 활성 영역(102)과 소자분리막(104)의 상부에는 제 1 방향으로 평행하게 진행하며 매립 게이트들(108)을 공통 연결시키는 라인 타입의 워드라인들(106)이 형성된다. 이때, 워드라인들(106)은 활성 영역(102)과 교차하면서 활성 영역(102) 및 소자분리막(104)과 일정 거리 이격되도록 활성 영역(102)과 소자분리막(104) 상부에 형성된다.
각 워드라인(106)의 하부에는, 워드라인(106)의 진행방향과 같은 방향으로 진행하며 워드라인의 진행방향을 따라 인접한 두 개의 활성 영역(102a, 102b)과 중첩되게 매립되는 박스 타입의 매립 게이트(108)들이 형성된다. 그리고, 매립 게이트(108)의 상부에는 매립 게이트(108)와 워드라인(106) 사이를 연결시켜주는 박스 타입의 매립 게이트 콘택(110)이 형성된다. 즉, 종래에는 매립 게이트가 셀 영역을 횡단하는 긴 라인 타입으로 형성됨으로써 셀 채널이 형성되지 않는 영역에도 게이트(패싱 게이트)가 형성되었으나, 본 실시 예에서는 게이트(108)가 셀 채널이 형성되는 영역에만 위치하도록 짧은 길이의 박스 타입으로 형성됨으로써 활성 영역의 옆(활성 영역의 장축방향으로 인접한 두 활성 영역 사이)으로는 게이트(108)가 진행하지 않는다. 따라서, 종래와 같은 패싱 게이트가 형성되지 않는다.
이때, 매립 게이트(108)는 두 활성 영역(102a, 102b)으로부터는 조금 돌출될 수 있는 정도의 길이를 갖는다. 매립 게이트(108)가 두 활성 영역(102a, 102b)으로부터 조금 돌출되도록 하는 이유는 매립 게이트(108)가 활성 영역(102a, 102b)의 상부면 뿐만 아니라 활성 영역(102a, 102b)의 측면과도 접하는 핀(Fin) 게이트 구조로 형성하기 위함이다.
매립 게이트(108) 사이의 활성 영역(102) 중앙부에는 비트라인 콘택(112)이 형성되며, 비트라인 콘택(112)과 연결되면서 워드라인(106)과 수직하게 교차하는 제 2 방향으로 진행하는 라인 타입의 비트라인(114)이 형성된다.
도 4 내지 도 8은 도 2 및 도 3의 구조를 형성하기 위한 공정을 설명하기 위한 공정 단면도들로, 도 4 내지 도 8에서 (a) 도면은 도 2에서 A-A'에 따른 단면의 모습을 보여주며 (b) 도면은 도 2에서 B-B'에 따른 단면의 모습을 보여준다.
도 4를 참조하면, STI(Shallow Trench Isolation) 공정을 이용하여 소자분리영역의 반도체 기판(200)을 일정 깊이 식각하여 트렌치(미도시)를 형성한 후 트렌치가 매립되도록 절연막(SOD:Spin On Dielectric)을 형성함으로써 활성 영역(202)을 정의하는 소자분리막(204)을 형성한다. 반도체 기판(200) 상에 소자분리막(204)이 형성되는 깊이는 대략 3000 Å 정도이다.
도 5를 참조하면, 활성 영역(202) 및 소자분리막(204) 상에 하드마스크층(미도시)을 형성한 후 통상의 사진 식각 공정을 통해 하드마스크층 상에 매립 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 매립 게이트 영역은 도 2에서 참조번호 108에 해당하는 영역으로, 후속 공정에서 형성될 워드라인의 진행방향을 따라 인접한 두 활성 영역들에 중첩되면서 해당 활성 영역으로부터는 조금 더 돌출되는 길이를 갖는 박스 타입의 영역으로 정의된다. 즉, 본 발명에 따른 매립 게이트 영역은 종래와 같이 라인 타입으로 활성 영역(202)과 소자분리막(204)을 전체적으로 가로지르는 영역이 아니라 워드라인의 진행방향으로 인접한 두 개의 활성 영역(202a, 202b)만을 가로지는 박스 타입의 영역으로 정의된다.
이어서, 감광막 패턴을 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴(206)을 형성한 후 하드마스크패턴(206)을 식각 마스크로 활성 영역(202a, 202b) 및 소자분리막(204)을 식각하여 리세스(210)를 형성한다. 이때, 리세스(210)는 식각된 활성 영역(202a, 202b)이 식각된 소자분리막(204) 보다 돌출되도록 형성된다. 즉, 식각된 활성 영역(202a, 202b)의 상부면 및 양측면이 노출되도록 소자분리막(204)이 활성 영역(202a, 202b) 보다 깊게 식각된다. 그러나 활성 영역의 장축 방향으로 인접한 두 활성 영역들 사이의 소자분리막(204) 영역 즉 종래에 패싱 게이트가 형성되었던 소자분리막 영역은 식각되지 않는다.
다음에, 리세스(210) 내부면을 포함한 반도체 기판 전체 상부에 베리어 메탈(208)을 형성한다. 베리어 메탈(208)은 후속 공정에서 매립 게이트가 금속 물질로 형성될 때 금속 이온이 활성 영역(202) 및 소자분리막(204)으로 확산되는 것을 방지하기 위함이다. 이때, 베리어 메탈(208)은 Ti/WN/WSiN을 포함하며, 베리어 메탈(208)을 형성하기 전에 리세스(210)의 하부에 불순물을 이온 주입하여 채널 영역을 형성하고 리세스(210)의 하부 및 측벽에 게이트 절연막을 형성할 수 있다.
다음에 도 6을 참조하면, 리세스(210)가 매립되도록 베리어 메탈(208) 상에 도전 물질을 형성한 후 도전 물질을 에치백(etch-back)하여 리세스(210)의 하부에만 도전 물질이 남도록 함으로써 매립 게이트(212)를 형성한다. 이때, 매립 게이트 형성을 위한 도전 물질은 텅스텐(W) 등과 같은 금속 물질을 포함할 수 있다. 매립 게이트(212)로 금속 물질을 사용하는 이유는 금속과 실리콘 간의 전하 이동 등과 관련된 물리적 성질의 차이를 이용하여 게이트의 문턱전압의 마진을 확보하는데 유리하기 때문이다.
이러한 에치백 공정으로 도전 물질이 제거될 때 리세스(210)의 상부 측벽에 형성된 베리어 메탈도 대부분 함께 제거된다.
다음에 도 7를 참조하면, 리세스(210)가 매립되도록 매립 게이트(212) 및 하드마스크 패턴(206) 상부에 실링 절연막(214)을 형성한 후 이를 평탄화(CMP)한다. 이때, 실링 절연막(214)은 질화막을 포함한다.
다음에, 통상의 사진식각 공정을 통해 실링 절연막(214) 상에 매립 게이트 콘택 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 매립 게이트 콘택 영역은 도 2에서 참조번호 110에 해당하는 영역으로, 매립 게이트(212)와 중첩되는 박스 타입의 영역이다. 즉, 매립 게이트 콘택 영역은 매립 게이트 영역과 형태는 유사하나 그 크기가 작은 박스 타입의 영역으로 정의된다.
다음에, 감광막 패턴을 식각 마스크로 절연막(214)을 식각하여 매립 게이트 콘택홀(미도시)을 형성한 후 콘택홀이 매립되도록 도전 물질을 형성하고 이를 평탄화하여 매립 게이트 콘택(216)을 형성한다.
다음에 도 8을 참조하면, 매립 게이트 콘택(216) 및 절연막(214) 상부에 도전막(미도시)을 형성한 후 이를 패터닝하여 매립 게이트 콘택(216)과 연결되는 워드라인(218)을 형성한다. 이때, 워드라인(218)는 매립 게이트(212)와 같은 선폭을 갖도록 형성될 수 있다.
이어서, 워드라인(218)을 포함하는 기판 전체에 스페이서용 절연막(220)을 형성한 후 스페이서용 절연막(220) 상부에 층간 절연막(222)을 형성한다. 이때, 스페이서용 절연막(220)은 질화막을 포함하며, 층간 절연막(222)은 산화막을 포함한다.
다음에, 통상의 사진 식각 공정을 이용하여 층간 절연막(222) 상부에 비트라인 콘택 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 이용하여 매립 게이트(212) 사이의 활성 영역이 노출될 때까지 층간 절연막(222), 스페이서용 절연막(220), 절연막(214) 및 하드마스크 패턴(206)을 식각하여 비트라인 콘택홀(미도시)을 형성한다.
다음에, 비트라인 콘택홀의 측벽에 스페이서(224)를 형성한 후 비트라인 콘택홀이 매립되도록 도전 물질을 형성하여 비트라인 콘택(266)을 형성한다.
다음에, 비트라인 콘택(226)을 포함하는 기판 상부에 비트라인용 도전막(미도시) 및 하드마스크층(미도시)을 형성한 후 이를 패터닝하여 워드라인(218)과 수직하게 교차되는 도전막 패턴(228) 및 하드마스크 패턴(230)이 적층된 비트라인을 형성한다.
다음에, 비트라인을 포함한 기판 전체에 스페이서용 절연막(232)을 형성한다.
이후의 공정은 종래의 공정과 동일하게 수행될 수 있으므로 이에 대한 설명은 생략한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
102a, 102b, 202a, 202b : 활성 영역 104, 204 : 소자분리막
106, 218 : 워드라인 108, 212 : 매립 게이트
110, 216 : 매립 게이트 콘택 112, 226 : 비트라인 콘택
114 : 비트라인 200 : 반도체 기판
206, 230 : 하드마스크 패턴 208 : 베리어 메탈
210 : 리세스 214 : 절연막
220, 232 : 스페이서용 절연막 222 : 층간 절연막
228 : 도전막 패턴

Claims (12)

  1. 소자분리막에 의해 정의된 활성 영역;
    상기 활성 영역과 비스듬히 기울어지게 교차하며 셀 채널 영역의 활성 영역에 위치하는 게이트들;
    상기 게이트들의 상부에서 제 1 방향을 따라 진행하는 워드라인; 및
    상기 게이트와 워드라인을 연결하는 매립 게이트 콘택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 워드라인과 교차하는 제 2 방향을 따라 진행하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 게이트는
    상기 활성 영역의 장축방향으로 인접한 두 활성 영역 사이에는 위치하지 않는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 게이트는
    상기 제 1 방향을 따라 인접한 두 개의 활성 영역과 중첩되는 박스 타입으로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 워드라인은
    상기 활성 영역 및 상기 소자분리막과 일정 거리 이격되게 상기 활성 영역 및 상기 소자분리막 상부에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 게이트는
    상기 활성 영역의 하부에 매립되는 매립 게이트인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 게이트는
    상기 활성 영역의 상부면 및 측면과 접하는 핀 게이트인 것을 특징으로 하는 반도체 장치.
  8. 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역의 하부에 매립되는 게이트를 형성하는 단계;
    상기 게이트 상부에 상기 게이트와 연결되는 게이트 콘택을 형성하는 단계; 및
    제 1 방향을 따라 위치하는 상기 게이트 콘택들을 연결하는 워드라인을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서, 상기 게이트를 형성하는 단계는
    상기 제 1 방향을 따라 인접한 두 개의 활성 영역과 중첩되는 박스 타입의 영역을 정의하는 하드마스크 패턴을 상기 활성 영역과 상기 소자분리막 상부에 형성하는 단계;
    상기 하드마스크 패턴을 식각 마스크로 상기 활성 영역과 상기 소자분리막을 식각하여 리세스를 형성하는 단계; 및
    상기 리세스 하부에 도전 물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 도전 물질을 형성하기 이전에 상기 리세스 내면에 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 9항에 있어서, 상기 리세스를 형성하는 단계는
    상기 소자분리막을 상기 활성 영역보다 깊게 식각하여 식각된 활성 영역의 상부면 및 양측면이 노출되도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 8항에 있어서, 상기 게이트 콘택을 형성하는 단계는
    상기 게이트 상부에 절연막을 형성하는 단계;
    상기 게이트가 노출되도록 상기 절연막을 식각하여 게이트 콘택홀을 형성하는 단계; 및
    상기 게이트 콘택홀이 매립되도록 도전 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160056762A (ko) * 2014-11-12 2016-05-20 삼성전자주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN109935588B (zh) 2017-12-18 2020-12-29 联华电子股份有限公司 存储器及其制作方法
US10840146B1 (en) 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070290249A1 (en) * 2005-06-15 2007-12-20 Infineon Technologies Ag Integrated Circuit Including a Memory Cell Array
US20090075444A1 (en) * 2007-09-19 2009-03-19 Elpida Memory, Inc. Method of forming semiconductor device having three-dimensional channel structure
KR20110109726A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 장치의 매립 게이트 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684892B1 (ko) * 2005-03-14 2007-02-20 삼성전자주식회사 반도체 불량 분석을 위한 분석 구조체
KR100861174B1 (ko) 2006-10-31 2008-09-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
KR20090103508A (ko) 2008-03-28 2009-10-01 주식회사 하이닉스반도체 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070290249A1 (en) * 2005-06-15 2007-12-20 Infineon Technologies Ag Integrated Circuit Including a Memory Cell Array
US20090075444A1 (en) * 2007-09-19 2009-03-19 Elpida Memory, Inc. Method of forming semiconductor device having three-dimensional channel structure
KR20110109726A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 장치의 매립 게이트 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160056762A (ko) * 2014-11-12 2016-05-20 삼성전자주식회사 반도체 소자 및 그 제조 방법

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