KR20090103508A - 반도체 소자 - Google Patents

반도체 소자

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KR20090103508A
KR20090103508A KR1020080029158A KR20080029158A KR20090103508A KR 20090103508 A KR20090103508 A KR 20090103508A KR 1020080029158 A KR1020080029158 A KR 1020080029158A KR 20080029158 A KR20080029158 A KR 20080029158A KR 20090103508 A KR20090103508 A KR 20090103508A
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KR
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KR1020080029158A
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선우경
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트 라인 콘택 저항을 개선하고, 게이트 라인 간의 간섭을 최소화할 수 있는 반도체 소자를 개시한다. 개시된 본 발명에 따른 반도체 소자는, 하나의 활성 영역에 한 쌍의 게이트 라인이 배치되도록 설계되고, 상기 게이트 라인들 사이의 활성 영역 부분 및 그와 접한 소자분리막 부분에 비트 라인 콘택 지역이 설계된 반도체 소자에 있어서, 상기 한 쌍의 게이트 라인은, 상기 활성 영역 상에서는 상기 비트 라인 콘택 지역의 활성 영역과 소자분리막 부분의 경계에서 제1 간격을 갖도록 대칭의 사선으로 배치되고, 상기 소자분리막 상에서는 이웃하는 활성 영역 상에 배치된 게이트 라인과 최대 이격되는 제2 간격을 갖도록 배치된 것을 특징으로 한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 비트 라인 콘택 저항을 개선하고, 게이트 라인 간의 간섭을 최소화할 수 있는 반도체 소자에 관한 것이다.
일반적으로, 반도체 소자의 게이트는 산화막 재질의 게이트 절연막과 폴리실리콘막으로 이루어진 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 하드마스크막의 적층막으로 이루어진다.
그런데, 최근 반도체 소자의 고집적화 추세에 부합하여 디자인 룰(Design Rule)이 감소함에 따라, 게이트 채널의 길이가 상기 게이트 채널의 폭보다 작아지게 되었고, 이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위해 상기 게이트 도전막으로서 폴리실리콘막과 금속실리사이드막의 적층막, 또는, 폴리실리콘막과 금속실리사이드막 및 금속막의 적층막을 사용하게 되었다.
또한, 반도체 소자의 디자인 룰이 급속히 감소하면서 게이트 라인의 RC 지연 문제가 큰 이슈로 부각됨에 따라, 상기한 워드 라인의 RC 지연 문제를 해결하기 위한 하나의 방법으로 비저항이 낮은 게이트 물질의 적용이 시도되고 있다.
구체적으로, 상기 게이트 도전막으로서 폴리실리콘막과 금속막의 적층막 구조를 포함하는 금속 게이트 구조로 전환되고 있으며, 그 한 예로, 최근 들어 상기 금속막으로서 텅스텐막(W)을 적용한 금속 게이트의 형성을 위한 연구가 활발하게 진행되고 있다.
이하에서는, 종래 기술에 따른 게이트 형성 공정을 포함한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 비트 라인 콘택 지역을 가지며 활성 영역 및 소자분리 영역으로 구획된 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치를 절연막을 매립하여 상기 기판의 활성 영역을 정의하는 소자분리막을 형성한다.
그런 다음, 상기 소자분리막이 형성된 기판 전면 상에 산화막 재질의 게이트 절연막을 증착하고, 그리고 나서, 상기 게이트 절연막 상에 게이트 도전막을 증착한다. 상기 게이트 도전막은, 예컨대, 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막 구조로 증착한다.
계속해서, 상기 게이트 도전막 상에 하드마스크막을 증착한다. 상기 하드마스크막은 통상 질화막 계열의 막으로 증착한다. 이어서, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한다. 이때, 상기 게이트는 라인 타입의 마스크 패턴을 적용하여 패터닝된다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 종래 기술에 따른 반도체 소자를 완성한다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 다수개의 활성 영역(110)을 정의하는 소자분리막(120)이 구비되어 있고, 하나의 활성 영역(110)에 한 쌍의 게이트 라인(130)이 배치되도록 설계되어 있다. 상기 게이트 라인(130)들 사이의 활성 영역(110) 부분 및 그와 접한 소자분리막(120) 부분에 비트 라인 콘택 지역(BLC)이 설계된다.
한편, 최근에는 반도체 소자의 생산성이 향상됨에 따라 반도체 소자의 디자인 룰이 더욱 감소되고 있으며, 상기 디자인 룰이 감소됨에 따라 게이트 라인(130)의 간격 또한 감소되고 있다. 이에 따라, 상기 게이트 라인(130) 사이의 활성 영역(110) 부분을 포함하는 비트 라인 콘택 지역(BLC)의 면적 또한 감소되고 있다.
이 때문에, 전술한 종래 기술의 경우에는 비트 라인 콘택 저항이 저하될 뿐 아니라, 게이트 SAC(Self Alinged Contact) 페일 및 게이트 간의 간섭이 심화된다. 특히, 소자분리막(120) 상에 배치되는 패싱 게이트가, 활성 영역(110) 상에 배치되며 실제 동작하는 메인 게이트에 영향을 주어 트랜지스터 특성이 열화된다.
또한, 전술한 종래 기술의 경우에는 반도체 소자의 디자인 룰이 감소됨에 따라 게이트 라인(130)의 선폭이 감소되고 있으며, 이로 인해, 상기 게이트 라인(130)을 형성하기 위한 포토(Photo) 공정의 진행시, 게이트 라인(130) 간의 브리지가 유발되거나 게이트 라인(130)이 무너지는 등의 어려움이 발생된다. 그 결과, 상기 게이트 라인(130)을 포함한 반도체 소자 특성 및 신뢰성이 저하된다.
본 발명은 비트 라인 콘택 저항을 개선할 수 있는 반도체 소자를 제공한다.
또한, 본 발명은 게이트 라인 간의 간섭을 최소화할 수 있는 반도체 소자를 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 하나의 활성 영역에 한 쌍의 게이트 라인이 배치되도록 설계되고, 상기 게이트 라인들 사이의 활성 영역 부분 및 그와 접한 소자분리막 부분에 비트 라인 콘택 지역이 설계된 반도체 소자에 있어서, 상기 한 쌍의 게이트 라인은, 상기 활성 영역 상에서는 상기 비트 라인 콘택 지역의 활성 영역과 소자분리막 부분의 경계에서 제1 간격을 갖도록 대칭의 사선으로 배치되고, 상기 소자분리막 상에서는 이웃하는 활성 영역 상에 배치된 게이트 라인과 최대 이격되는 제2 간격을 갖도록 배치된 것을 특징으로 한다.
상기 제1 간격은 상기 제2 간격보다 작은 크기를 갖는다.
상기 게이트 라인은 상기 제1 간격을 갖는 부분에서 상기 제2 간격을 갖는 부분까지 그 폭이 좁아지도록 절곡된 부분을 갖는다.
본 발명은 비트 라인 콘택 지역에서는 넓은 간격을 갖고, 소자분리막 상에서는 좁은 간격을 갖는 게이트 라인을 설계함으로써, 비트 라인 콘택 저항을 개선하고 게이트 라인 간의 간섭을 최소화할 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 110, 210 : 활성 영역
120, 220 : 소자분리막 130, 230 : 게이트 라인
BLC : 비트 라인 콘택 지역
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 반도체 소자의 평면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 활성 영역(210)을 정의하는 소자분리막(220)이 구비된 반도체 기판(200) 및 상기 반도체 기판(200) 상에 하나의 활성 영역(210)에 한 쌍이 배치되도록 설계된 게이트 라인(230)을 포함한다. 그리고, 상기 게이트 라인(230)들 사이의 활성 영역(210) 및 그와 접한 소자분리막(220) 부분에 비트 라인 콘택 지역(BLC)이 설계된다.
상기 한 쌍의 게이트 라인(230)은, 상기 활성 영역(210) 상에서는 상기 비트 라인 콘택 지역(BLC)의 활성 영역(210) 부분과 소자분리막(220) 부분의 경계에서 제1 간격(D1)을 갖도록 대칭의 사선으로 배치되고, 상기 소자분리막(220) 상에서는 이웃하는 활성 영역(210) 상에 배치된 게이트 라인(230)과 최대 이격되는 제2 간격(D2)을 갖도록 배치된다. 상기 제1 간격(D1)은 상기 제2 간격(D2)보다 작은 크기를 갖는다.
상기 게이트 라인(230)은 상기 제1 간격(D1)을 갖는 부분에서 상기 제2 간격(D2)을 갖는 부분까지 그 폭이 좁아지도록 절곡된 부분(A)을 갖는다. 그리고, 이러한 게이트 라인(230)의 배치로 인해, 상기 비트 라인 콘택 지역(BLC)의 활성 영역(210) 부분은, 평면 상에서 보았을 때, 역삼각형 형상을 갖는다.
여기서, 본 발명의 실시예에 따른 반도체 소자의 게이트 라인(230)은 상기 비트 라인 콘택 지역(BLC)에서의 활성 영역(210) 상에서 종래보다 증가된 제1 간격(D1)을 갖도록 형성됨으로써, 상기 비트 라인 콘택 지역(BLC)에서의 활성 영역(210)의 폭이 증가되며, 이를 통해, 본 발명은 비트 라인 콘택 저항을 개선할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자의 게이트 라인(230)은 상기 소자분리막(220) 상에서 종래보다 감소된 제2 간격(D2)을 갖도록, 바람직하게, 이웃하는 활성 영역(210) 상에 배치된 게이트 라인(230) 부분과 최대한으로 이격되도록 형성됨으로써, 게이트 라인(230) 간의 간섭을 최소화할 수 있다.
자세하게, 상기 소자분리막(220) 상에 배치되는 게이트 라인(230) 부분이 활성 영역(210) 상에 배치되는 실제 동작하는 게이트 라인(230) 부분에 미치는 영향을 최소화할 수 있으며, 이에 따라, 본 발명은 셀 트랜지스터 특성을 향상시킬 수 있다.
게다가, 본 발명은 상기 게이트 라인(230)이 종래 기술에서처럼 직선 형상이 아니라, 적어도 한 부분 이상이 절곡된 형상을 갖도록 형성됨으로써, 게이트 라인(230)의 길이를 증가시킬 수 있으며, 이에 따라, 본 발명은 트랜지스터의 커런트를 증가시켜 셀 트랜지스터 특성을 효과적으로 향상시킬 수 있다.
아울러, 본 발명은 활성 영역(210) 상에 배치된 게이트 라인(230) 부분과 소자분리막(220) 상에 배치된 게이트 라인(230) 부분의 간격이 종래보다 감소되었으며, 이에 따라, 게이트 SAC 페일을 방지할 수 있으며, 게이트 라인(130) 간의 브리지 및 무너짐 현상을 방지할 수 있다.
그러므로, 본 발명은 상기 게이트 라인(230)을 포함한 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (3)

  1. 하나의 활성 영역에 한 쌍의 게이트 라인이 배치되도록 설계되고, 상기 게이트 라인들 사이의 활성 영역 부분 및 그와 접한 소자분리막 부분에 비트 라인 콘택 지역이 설계된 반도체 소자에 있어서,
    상기 한 쌍의 게이트 라인은, 상기 활성 영역 상에서는 상기 비트 라인 콘택 지역의 활성 영역과 소자분리막 부분의 경계에서 제1 간격을 갖도록 대칭의 사선으로 배치되고, 상기 소자분리막 상에서는 이웃하는 활성 영역 상에 배치된 게이트 라인과 최대 이격되는 제2 간격을 갖도록 배치된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 간격은 상기 제2 간격보다 작은 크기를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 라인은 상기 제1 간격을 갖는 부분에서 상기 제2 간격을 갖는 부분까지 그 폭이 좁아지도록 절곡된 부분을 갖는 것을 특징으로 하는 반도체 소자.
KR1020080029158A 2008-03-28 2008-03-28 반도체 소자 KR20090103508A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
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US8735977B2 (en) 2012-07-16 2014-05-27 SK Hynix Inc. Semiconductor device and method of fabricating the same
WO2022037275A1 (zh) * 2020-08-18 2022-02-24 长鑫存储技术有限公司 存储器及其制作方法

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