KR20100091805A - 반도체 소자 및 그의 제조방법 - Google Patents

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KR20100091805A
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Abstract

본 발명은 콘택 저항을 개선해서 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상부에 형성되며, 상단부의 측면 및 상면이 노출된 제1 플러그 및 상기 제1 플러그 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 콘택 저항을 개선해서 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 디램과 같은 반도체 소자에서 랜딩 플러그는 트랜지스터의 소오스 영역 및 드레인 영역과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다. 그런데, 반도체 소자의 크기가 감소하고 고집적화됨에 따라 콘택 면적이 감소하여 콘택 저항의 증가 및 동작전류의 감소 현상이 나타나고 있다. 이로 인해, 반도체 소자의 tWR(Write Recovery Time) 및 리프레쉬 특성이 불량해지는 등 소자 특성의 열화가 유발된다.
한편, 디자인 룰이 감소됨에 따라 랜딩 플러그의 콘택 면적이 게이트들 사이의 면적으로 제한되기 때문에, 랜딩 플러그와 비트라인 콘택 플러그 및 랜딩 플러그와 스토리지 노드 콘택 플러그 간의 콘택 마진이 감소하여 콘택 저항이 점점 증가되는 문제가 있다.
그래서, 소자의 콘택 저항을 낮추고 동작 전류를 향상시키기 위해 소오스 영역 및 드레인 영역에 도핑된 불순물의 농도를 높이거나 콘택 물질인 폴리실리콘막 내에 도핑된 불순물의 농도를 높이는 방법 및 RTA(Rapid Thermal Annealing) 공정을 진행하는 방법이 사용되고 있으나, 이는, 게이트의 누설 전류를 유발하고 리프레쉬 특성을 열화시키는 원인이 되므로, 누설 전류나 리프레쉬 특성 열화 없이 콘택 저항을 개선할 수 있는 방법이 필요하다.
본 발명은 콘택 저항을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상부에 형성되며, 상단부의 측면 및 상면이 노출된 제1 플러그 및 상기 제1 플러그 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그를 포함한다.
상기 제1 플러그는 랜딩 플러그이다.
상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는, 반도체 기판 상부에 형 성된 제1 절연막, 상기 제1 절연막 내의 반도체 기판 상부에 형성되며, 인접한 제1 절연막 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그, 상기 제1 절연막 상에 상기 제1 플러그 및 인접한 제1 절연막 부분이 노출되도록 형성된 제2 절연막 및 상기 제2 절연막 내에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그를 포함한다.
상기 제1 플러그는 랜딩 플러그이다.
상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스된다.
상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분이 각각 다른 재질로 형성된한다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성된다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성된다.
게다가, 본 발명의 또 다른 실시예에 따른 반도체 소자는, 활성 영역을 갖는 반도체 기판, 상기 반도체 기판 상에 형성되며, 상기 활성 영역과 틸트된 제1 방향으로 연장되어 형성된 다수의 게이트 라인, 상기 게이트 라인들이 형성된 반도체 기판 상에 형성된 제1 절연막, 상기 게이트 라인들 사이의 활성 영역 상에 형성되며, 인접한 제1 절연막 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그, 상기 제1 절연막 상에 상기 제1 플러그 및 인접한 제1 절연막 부분이 노출되도록 형성된 제2 절연막, 상기 제2 절연막 내에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그 및 상기 제2 절연막 상에 상기 제2 플러그와 콘택하도록 형성된 다수의 도전 패턴을 포함한다.
상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스된다.
상기 제1 플러그는 랜딩 플러그이다.
상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그이다.
상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분이 각각 다른 재질로 형성된다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성된다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성된다.
상기 도전 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되어 형성된 다수의 비트라인이다.
상기 도전 패턴은 스토리지 노드이다.
아울러, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계, 상기 제1 절연막 내의 반도체 기판 상부에 제1 플러그를 형성하는 단계, 상기 제1 플러그 및 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제1 플러그가 노출되도록 상기 제2 절연막을 식각함과 동시에 상기 제1 플러그 상단부의 측면 및 상면이 노출되도록 상기 제1 플러그에 인접한 제1 절연막 부분을 리세스하는 단계 및 상기 제1 플러그 및 인접한 제1 절연막 부분 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 제2 플러그를 형성하는 단계를 포함한다.
상기 제1 플러그는 랜딩 플러그로 형성한다.
상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스한다.
상기 제2 절연막을 식각함과 동시에 제1 절연막 부분을 리세스하는 단계는, 상기 제2 절연막 상에 상기 제1 플러그 상부의 제2 절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 사용해서 노출된 제2 절연막 및 그 아래의 제1 절연막 부분을 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
평면 상에서 보았을 때, 상기 마스크 패턴에 의해 노출된 제2 절연막 부분은 상기 제1 플러그보다 큰 면적을 갖는다.
상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그로 형성한다.
상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분을 각각 다른 재질로 형성한다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성한다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 활성 영역을 정의하는 단계, 상기 반도체 기판 상에 상기 활성 영역과 틸트된 제1 방향으로 연장되는 다수의 게이트 라인을 형성하는 단계, 상기 게이트 라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 내의 활성 영역 상에 제1 플러그를 형성하는 단계, 상기 제1 플러그 및 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제1 플러그가 노출되도록 상기 제2 절연막을 식각함과 동시에 상기 제1 플러그 상단부의 측면 및 상면이 노출되도록 상기 제1 플러그에 인접한 제1 절연막 부분을 리세스하는 단계, 상기 제1 플러그 및 인접한 제1 절연막 부분 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 제2 플러그를 형성하는 단계 및 상기 제2 절연막 상에 상기 제2 플러그와 콘택하도록 다수의 도전 패턴을 형성하는 단계를 포함한다.
상기 제1 플러그는 랜딩 플러그로 형성한다.
상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스한다.
상기 제2 절연막을 식각함과 동시에 제1 절연막 부분을 리세스하는 단계는, 상기 제2 절연막 상에 상기 제1 플러그 상부의 제2 절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 사용해서 노출된 제2 절연막 및 그 아래의 제1 절연막 부분을 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
단면 상에서 보았을 때, 상기 마스크 패턴에 의해 노출된 제2 절연막 부분은 상기 제1 플러그보다 큰 면적을 갖는다.
상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그로 형성한다.
상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분을 각각 다른 재질로 형성한다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성한다.
상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성한다.
상기 도전 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 다수의 비트라인으로 형성한다.
상기 도전 패턴은 스토리지 노드로 형성한다.
본 발명은 랜딩 플러그에 인접한 절연막 부분을 리세스하여 상기 랜딩 플러그 상단부의 측면 및 상면을 노출시킨 후에, 상기 노출된 랜딩 플러그 상단부의 측면 및 상면과 접촉하도록 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그를 형성함으로써, 콘택들 간의 접촉 면적이 증가되어 콘택 저항을 개선할 수 있다.
또한, 본 발명은 상기 랜딩 플러그 상단부의 측면과 접촉하는 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 부분을 상대적으로 저항이 낮은 물질로 형성할 수 있으므로, 콘택 저항을 보다 효과적으로 개선할 수 있다.
게다가, 본 발명은 상기 콘택 저항을 개선하기 위해 콘택 플러그에 도핑된 불순물의 농도를 높이거나 RTA 공정을 진행할 필요가 없으며, 따라서, 본 발명은 게이트의 누설 전류 및 리프레쉬 특성 열화 없이 콘택 저항을 개선할 수 있는 바, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
본 발명은, 상단부의 측면 및 상면이 노출된 제1 플러그, 예컨대, 랜딩 플러그 상에 상기 노출된 랜딩 플러그 상단부의 측면 및 상면과 접촉하도록 제2 플러그, 예컨대, 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그를 형성한다.
이렇게 하면, 랜딩 플러그와 비트라인 콘택 플러그 및 랜딩 플러그와 스토리지 노드 콘택 플러그 간의 접촉 면적이 증가되며, 따라서, 본 발명은 누설 전류나 리프레쉬 특성 열화 없이 콘택 저항을 개선할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 일반적인 반도체 소자의 평면도이며, 도 2는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 여기서, 도 1의 102는 활성 영역을, GL은 게이트 라인을, BL은 비트라인을, 그리고, BLC는 비트라인 콘택 영역을 각각 의미한다.
도 2에 도시된 바와 같이, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(104)이 형성되어 있으며, 상기 활성 영역(102) 및 소자분리막(104) 상에 다수의 게이트 라인(도시안됨)이 형성되어 있다. 상기 반도체 기판(100) 상에 게이트 라인들 사이의 공간을 매립하도록 제1 절연막(112)이 형성되어 있으며, 상기 제1 절연막(112) 내의 반도체 기판(100) 상에 제1 플러그(120), 예컨대, 랜딩 플러그가 형성되어 있다. 여기서, 비트라인 콘택 영역에 대응되며 상기 제1 플러그(120)에 인접한 제1 절연막(112) 부분은 반도체 기판(100)이 노출되지 않는 깊이로, 바람직하게, 10∼2000Å의 깊이로 리세스되어 있으며, 그래서, 비트라인 콘택 영역에 대응되는 상기 제1 플러그(120) 상단부의 측면 및 상면이 노출되어 있다.
상기 제1 절연막(112) 및 제1 플러그(120) 상에 상기 비트라인 콘택 영역에 대응되는 제1 플러그(120) 및 인접한 제1 절연막(112) 부분이 노출되도록 제2 절연막(122)이 형성되어 있으며, 상기 제2 절연막(122) 내에 상기 노출된 제1 플러그(120) 상단부의 측면 및 상면과 접촉하도록 제2 플러그(130), 예컨대, 비트라인 콘택 플러그가 형성되어 있다.
여기서, 상기 제2 플러그(130)는 상기 제1 플러그(120) 상단부의 측면과 접촉하는 부분(S)과 상기 제1 플러그(120) 상단부의 상면과 접촉하는 부분(T)이 각각 다른 재질로 형성되어 있다. 구체적으로, 상기 제1 플러그(120) 상단부의 측면과 접촉하는 제2 플러그(130) 부분(S)은 상기 제1 플러그(120) 상단부의 상면과 접촉하는 제2 플러그(130) 부분(T)보다 상대적으로 저항이 낮은 물질로 형성되어 있다. 예컨데, 상기 제1 플러그(120) 상단부의 측면과 접촉하는 제2 플러그(130) 부분(S)은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되어 있으며, 상기 제1 플러그(120) 상단부의 상면과 접촉하는 제2 플러그(130) 부분(T)은 폴리실리콘 재질로 형성되어 있다.
본 발명의 실시예에 따른 반도체 소자는, 인접한 제1 절연막(112) 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그(120) 및 상기 노출된 제1 플러그(120) 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그(130)를 포함하며, 따라서, 본 발명은 상기 제1 플러그(120) 및 제2 플러그(130) 간의 접촉 면적이 증가되어 콘택 저항을 개선할 수 있다. 특히, 본 발명의 실시예에서는, 상기 제1 플러그(120) 상단부의 측면과 접촉하는 제2 플러그(130) 부분(S)이 상대적으로 저항이 우수한 재질로 형성되어 있으므로, 본 발명은 콘택 저항을 더욱 효과적으로 개선할 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 제2 플러그(130)가 비트라인 콘택 플러그인 경우에 대해 도시하고 설명하였으나, 본 발명은 제2 플러그(130)가 스토리지 노드 콘택 플러그인 경우에도 가능하며, 또한, 반도체 소자에 사용되는 모 든 콘택 플러그에 적용 가능하다.
도 3a 내지 도 3e는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(104)을 형성한 후, 상기 활성 영역 및 소자분리막(104) 상에 다수의 게이트 라인(도시안됨)을 형성한다. 상기 게이트 라인들 사이의 공간을 매립하도록 반도체 기판(100) 상에 제1 절연막(112)을 형성한다. 이어서, 상기 게이트 라인의 상면이 노출되도록 상기 제1 절연막(112)을 평탄화해도 무방하다.
도 3b를 참조하면, 상기 제1 절연막(112) 부분을 식각해서 반도체 기판(100)을 노출시키는 랜딩 플러그용 제1 콘택홀(CH1)을 형성한다. 그런 다음, 상기 제1 콘택홀(CH1) 내에 제1 플러그(120), 예컨대, 랜딩 플러그를 형성한다. 상기 랜딩 플러그는, 예컨대, 도핑된 폴리실리콘막으로 형성한다.
도 3c를 참조하면, 상기 제1 플러그(120) 및 제1 절연막(112) 상에 제2 절연막(122)을 형성한다. 이어서, 상기 제2 절연막(122)의 표면을 평탄화하기 위한 CMP 공정을 수행하는 것도 가능하다.
도 3d를 참조하면, 상기 제2 절연막(122) 상에 비트라인 콘택 영역에 대응하는 상기 제1 플러그(120) 상부의 제2 절연막(122) 부분을 노출시키는 마스크 패턴(MK)을 형성한다. 여기서, 평면 상에서 보았을 때, 비트라인 콘택 영역에서 상기 마스크 패턴(MK)에 의해 노출되는 제2 절연막(122) 부분은 상기 제1 플러그(120)보다 큰 면적을 갖는다.
그리고 나서, 상기 마스크 패턴(MK)을 식각 마스크로 사용해서 노출된 제2 절연막(122) 부분을 식각하여 비트라인 콘택 플러그용 제2 콘택홀(CH2)을 형성함과 동시에 그 아래의 제1 절연막(112) 부분을 리세스한다. 상기 리세스는 반도체 기판(100)이 노출되지 않는 깊이로, 예컨대, 10∼2000Å의 깊이로 수행한다.
여기서, 상기 비트라인 콘택 영역에서 상기 마스크 패턴(MK)에 의해 노출된 제2 절연막(122) 부분은 상기 제1 플러그(120)보다 큰 면적을 가지므로, 상기 식각 공정시 상기 제1 플러그(120)에 인접한 제1 절연막(112) 부분을 선택적으로 리세스할 수 있으며, 그 결과, 상기 리세스된 제1 절연막(112)에 의해 비트라인 콘택 영역에 대응하는 제1 플러그(120) 상단부의 측면 및 상면이 노출된다.
도 3e를 참조하면, 상기 마스크 패턴을 제거한 다음, 상기 제2 콘택홀(CH2) 내의 제1 플러그(120) 및 인접한 제1 절연막(112) 부분 상에 상기 노출된 제1 플러그(120) 상단부의 측면 및 상면과 접촉하도록 제2 플러그(130)를 형성한다. 상기 제2 플러그(130)는, 예컨대, 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그로 형성한다.
여기서, 상기 제2 플러그(130)는 상기 제1 플러그(120) 상단부의 측면과 접촉하는 부분(S)과 상기 제1 플러그(120) 상단부의 상면과 접촉하는 부분(T)을 각각 다른 재질로 형성함이 바람직하다. 구체적으로, 상기 제1 플러그(120) 상단부의 측면과 접촉하는 제2 플러그(130) 부분(S)은 상기 제1 플러그(120) 상단부의 상면과 접촉하는 제2 플러그(130) 부분(T)보다 저항이 낮은 물질로 형성한다. 예컨대, 상기 제1 플러그(120) 상단부의 측면과 접촉하는 제2 플러그(130) 부분(S)은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그(120) 상단부의 상면과 접촉하는 제2 플러그(130) 부분(T)은 폴리실리콘 재질로 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 실시예에서는 제1 플러그보다 큰 면적의 제2 절연막 부분을 노출시키는 마스크 패턴을 사용하여 제1 플러그에 인접한 제1 절연막 부분을 리세스함으로써, 상기 제1 플러그 상단부의 측면 및 상면을 노출시킬 수 있으며, 또한, 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하는 제2 플러그를 형성함으로써, 상기 제1 및 제2 플러그 간의 접촉 면적을 증가시킬 수 있다. 따라서, 본 발명은 상기 제1 및 제2 플러그 간의 접촉 면적이 증가되어 콘택 저항을 개선할 수 있다.
또한, 본 발명의 실시예에서는 상기 노출된 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분을 저항이 상대적으로 낮은 물질로 형성할 수 있으며, 이를 통해, 본 발명은 상기 제1 및 제2 플러그 간의 콘택 저항을 보다 효과적으로 개선할 수 있다.
게다가, 본 발명의 실시예에서는 상기 제1 및 제2 플러그의 콘택 저항을 개선하기 위해 플러그에 도핑된 불순물의 농도를 증가시키거나 RTA 공정을 수행할 필요가 없으므로, 게이트 누설 전류 및 리프레쉬 특성 열화를 방지할 수 있으며, 이에 따라, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 4는 셀 면적을 감소시키기 위해 활성 영역에 틸트를 주어 레이아웃한 반도체 소자의 평면도이며, 도 5는 도 4의 B―B′선에 대응하는, 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 여기서, 도 4의 402는 활성 영역을, GL은 게이트 라인을, BL은 비트라인을, 그리고, BLC는 비트라인 콘택 영역을 각각 의미한다.
도 4 및 도 5에 도시된 바와 같이, 반도체 기판(400) 내에 활성 영역(402)을 정의하는 소자분리막(404)이 형성되어 있으며, 상기 활성 영역(402) 및 소자분리막(404)을 포함한 반도체 기판(400) 상부에 상기 활성 영역(402)과 틸트된 제1 방향으로 연장되도록 다수의 게이트 라인(GL)이 형성되어 있다. 상기 게이트 라인(GL)들이 형성된 반도체 기판(400) 상에 상기 게이트 라인(GL)들 사이를 매립하도록 제1 절연막(412)이 형성되어 있으며, 상기 제1 절연막(412) 내에 상기 게이트 라인(GL)들 사이의 활성 영역(402) 상에 배치되도록 제1 플러그(420), 예컨대, 랜딩 플러그가 형성되어 있다. 여기서, 상기 제1 플러그(402)에 인접한 제1 절연막(412) 부분은 반도체 기판(400)이 노출되지 않는 깊이, 바람직하게, 10∼2000Å의 깊이로 리세스되어 있으며, 그래서, 상기 제1 플러그(420) 상단부의 측면 및 상면이 노출되어 있다.
상기 제1 절연막(412) 상에 상기 제1 플러그(420) 및 인접한 제1 절연막(412) 부분이 노출되도록 제2 절연막(422)이 형성되어 있으며, 상기 제2 절연막(422) 내에 상기 노출된 제1 플러그(420) 상단부의 측면 및 상면과 접촉하도록 제2 플러그(430), 예컨대, 비트라인 콘택 플러그가 형성되어 있다.
여기서, 상기 제2 플러그(430)는 상기 제1 플러그(420) 상단부의 측면과 접촉하는 부분(S)과 상기 제1 플러그(420) 상단부의 상면과 접촉하는 부분(T)이 각각 다른 재질로 형성되어 있다. 구체적으로, 상기 제1 플러그(420) 상단부의 측면과 접촉하는 제2 플러그(430) 부분(S)은 상기 제1 플러그(420) 상단부의 상면과 접촉하는 제2 플러그(430) 부분(T)보다 상대적으로 저항이 낮은 물질로 형성되어 있다. 예컨데, 상기 제1 플러그(420) 상단부의 측면과 접촉하는 제2 플러그(430) 부분(S)은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되어 있으며, 상기 제1 플러그(420) 상단부의 상면과 접촉하는 제2 플러그(430) 부분(T)은 폴리실리콘 재질로 형성되어 있다.
상기 제2 절연막(422) 상에 상기 제2 플러그(430)와 콘택하도록 다수의 도전 패턴이 형성되어 있다. 예컨대, 상기 도전 패턴은 상기 게이트 라인(GL)의 제1 방향과 수직하는 제2 방향으로 연장되도록 형성된 다수의 비트라인(BL)이다. 또한, 상기 비트라인(BL)은 상기 제2 플러그(430), 즉, 비트라인 콘택 플러그와 유사한 폭을 갖거나 비트라인 콘택 플러그보다 넓은 폭, 또는, 좁은 폭을 갖도록 형성되어도 무방하다.
본 발명의 다른 실시예에 따른 반도체 소자는, 인접한 제1 절연막(412) 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그(420) 및 상기 노출된 제1 플러그(420) 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그(430)를 포함하며, 따라서, 본 발명은 상기 제1 플러그(420) 및 제2 플러그(430) 간의 접촉 면적이 증가되어 콘택 저항을 개선할 수 있다.
특히, 본 발명의 실시예에서는, 상기 제1 플러그(420) 상단부의 측면과 접촉하는 제2 플러그(430) 부분(S)이 상대적으로 저항이 우수한 재질로 형성되어 있으므로, 본 발명은 콘택 저항을 더욱 효과적으로 개선할 수 있다.
한편, 전술한 본 발명의 다른 실시예에서는 상기 제2 플러그(430)가 비트라인 콘택 플러그이고, 상기 도전 패턴이 비트라인(BL)인 경우에 대해 도시하고 설명하였으나, 본 발명은 제2 플러그(430)가 스토리지 노드 콘택 플러그이고 상기 도전 패턴이 스토리지 노드인 경우에도 가능하며, 또한, 반도체 소자에 사용되는 모든 콘택 플러그에 적용 가능하다.
도 6a 내지 도 6g는 도 4의 B―B′선에 대응하는, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 6a를 참조하면, 반도체 기판(400) 내에 활성 영역(402)을 정의하는 소자분리막(404)을 형성한다. 그리고 나서, 상기 활성 영역(402) 및 소자분리막(404)을 포함하는 반도체 기판(400) 상에 상기 활성 영역(402)과 틸트된 제1 방향으로 연장되는 다수의 게이트 라인(도시안됨, 도 4 참조)을 형성한다.
도 6b를 참조하면, 상기 게이트 라인들이 형성된 반도체 기판(400) 상에 상기 게이트 라인들 사이의 공간을 매립하도록 제1 절연막(412)을 형성한다. 이어서, 상기 게이트 라인의 상면이 노출되도록 상기 제1 절연막(412)의 표면을 평탄화하는 것도 가능하다.
도 6c를 참조하면, 상기 제1 절연막(412)을 식각하여 게이트 라인들 사이의 활성 영역(402) 부분을 노출시키는 제1 콘택홀(CH1)을 형성한다. 다음으로, 상기 제1 콘택홀(CH1) 내에 상기 제1 절연막(412) 내의 활성 영역(402) 상에 배치되는 제1 플러그(420), 예컨대, 랜딩 플러그를 형성한다.
도 6d를 참조하면, 상기 제1 플러그(420) 및 제1 절연막(412) 상에 제2 절연막(422)을 형성한다. 이어서, 상기 제2 절연막(422)의 표면이 평탄화되도록 CMP 공정을 수행하는 것도 가능하다.
도 6e를 참조하면, 상기 제2 절연막(422) 상에 상기 제1 플러그(420) 상부의 제2 절연막(422) 부분을 노출시키는 마스크 패턴(MK)을 형성한다. 여기서, 평면 상에서 보았을 때, 상기 마스크 패턴(MK)에 의해 노출된 제2 절연막(422) 부분은 상기 제1 플러그(420)보다 큰 면적을 갖는다.
그리고 나서, 상기 마스크 패턴(MK)을 식각 마스크로 사용해서 노출된 제2 절연막(422) 부분을 식각하여 제2 콘택홀(CH2)을 형성함과 동시에 그 아래의 제1 절연막(412) 부분을 리세스한다. 상기 리세스는 반도체 기판(400)이 노출되지 않는 깊이로, 예컨대, 10∼2000Å의 깊이로 수행한다.
여기서, 상기 마스크 패턴(MK)에 의해 노출된 제2 절연막(422) 부분은 상기 제1 플러그(420)보다 큰 면적을 가지므로, 상기 식각 공정시 상기 제1 플러그(420)에 인접한 제1 절연막(412) 부분을 선택적으로 리세스할 수 있으며, 그 결과, 상기 리세스된 제1 절연막(412)에 의해 제1 플러그(420) 상단부의 측면 및 상면이 노출된다.
도 6f를 참조하면, 상기 마스크 패턴을 제거한 다음, 상기 제2 콘택홀(CH2) 내의 제1 플러그(420) 및 인접한 제1 절연막(412) 부분 상에 상기 노출된 제1 플러 그(420) 상단부의 측면 및 상면과 접촉하도록 제2 플러그(430)를 형성한다. 상기 제2 플러그(430)는, 예컨대, 비트라인 콘택 플러그로 형성한다.
여기서, 상기 제2 플러그(430)는 상기 제1 플러그(420) 상단부의 측면과 접촉하는 부분(S)과 상기 제1 플러그(420) 상단부의 상면과 접촉하는 부분(T)을 각각 다른 재질로 형성함이 바람직하다. 구체적으로, 상기 제1 플러그(420) 상단부의 측면과 접촉하는 제2 플러그(430) 부분(S)은 상기 제1 플러그(420) 상단부의 상면과 접촉하는 제2 플러그(430) 부분(T)보다 저항이 낮은 물질로 형성한다. 예컨대, 상기 제1 플러그(420) 상단부의 측면과 접촉하는 제2 플러그(430) 부분(S)은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그(420) 상단부의 상면과 접촉하는 제2 플러그(430) 부분(T)은 폴리실리콘 재질로 형성한다.
도 6g를 참조하면, 상기 제2 절연막(422) 상에 상기 제2 플러그(430)와 콘택하도록 다수의 도전 패턴을 형성한다. 예컨대, 상기 도전 패턴은 게이트 라인의 제1 방향과 수직하는 제2 방향으로 연장되는 다수의 비트라인(BL)으로 형성한다. 여기서, 상기 비트라인(BL)은 상기 제2 플러그(430), 즉, 비트라인 콘택 플러그와 유사한 폭을 갖거나 비트라인 콘택 플러그보다 넓은 폭, 또는, 좁은 폭을 갖도록 형성되어도 무방하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 다른 실시예에서는 제1 플러그보다 큰 면적의 제2 절연막 부분을 노출시키는 마스크 패턴을 사용하여 제1 플러그에 인접한 제1 절연막 부분을 리세스함으로써, 상기 제1 플러그 상단부의 측면 및 상면을 노출시킬 수 있으며, 또한, 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하는 제2 플러그를 형성함으로써, 상기 제1 및 제2 플러그 간의 접촉 면적을 증가시킬 수 있다. 따라서, 본 발명은 상기 제1 및 제2 플러그 간의 접촉 면적이 증가되어 콘택 저항을 개선할 수 있다.
또한, 본 발명의 실시예에서는 상기 노출된 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분을 저항이 상대적으로 낮은 물질로 형성할 수 있으며, 이를 통해, 본 발명은 상기 제1 및 제2 플러그 간의 콘택 저항을 보다 효과적으로 개선할 수 있다.
게다가, 본 발명의 실시예에서는 상기 제1 및 제2 플러그의 콘택 저항을 개선하기 위해 플러그에 도핑된 불순물의 농도를 증가시키거나 RTA 공정을 수행할 필요가 없으므로, 게이트 누설 전류 및 리프레쉬 특성 열화를 방지할 수 있으며, 이에 따라, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 전술한 본 발명의 다른 실시예에서는 상기 제2 플러그를 비트라인 콘택 플러그로 형성하고 상기 도전 패턴을 비트라인으로 형성하는 경우에 대해 도시하고 설명하였으나, 본 발명은 제2 플러그를 스토리지 노드 콘택 플러그로 형성하고 상기 도전 패턴을 스토리지 노드로 형성하는 경우에도 가능하며, 또한, 반도체 소자에 사용되는 모든 콘택 플러그의 형성시 적용 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 일반적인 반도체 소자의 평면도.
도 2는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3a 내지 도 3e는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 활성 영역에 틸트를 주어 레이아웃한 반도체 소자의 평면도.
도 5는 도 4의 B―B′선에 대응하는, 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 6a 내지 도 6g는 도 4의 B―B′선에 대응하는, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 400 : 반도체 기판 102, 402 : 활성 영역
104, 404 : 소자분리막 GL : 게이트 라인
112, 412 : 제1 절연막 120, 420 : 제1 플러그
122, 422 : 제2 절연막 130, 430 : 제2 플러그
BL : 비트라인

Claims (39)

  1. 반도체 기판 상부에 형성되며, 상단부의 측면 및 상면이 노출된 제1 플러그; 및
    상기 제1 플러그 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그;
    를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 플러그는 랜딩 플러그인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상부에 형성된 제1 절연막;
    상기 제1 절연막 내의 반도체 기판 상부에 형성되며, 인접한 제1 절연막 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그;
    상기 제1 절연막 상에 상기 제1 플러그 및 인접한 제1 절연막 부분이 노출되도록 형성된 제2 절연막; 및
    상기 제2 절연막 내에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그;
    를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 플러그는 랜딩 플러그인 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스된 것을 특징으로 하는 반도체 소자.
  7. 제 4 항에 있어서,
    상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자.
  8. 제 4 항에 있어서,
    상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분이 각각 다른 재질로 형성된 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성된 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성된 것을 특징으로 하는 반도체 소자.
  11. 활성 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성되며, 상기 활성 영역과 틸트된 제1 방향으로 연장되어 형성된 다수의 게이트 라인;
    상기 게이트 라인들이 형성된 반도체 기판 상에 형성된 제1 절연막;
    상기 게이트 라인들 사이의 활성 영역 상에 형성되며, 인접한 제1 절연막 부분이 리세스되어 상단부의 측면 및 상면이 노출된 제1 플러그;
    상기 제1 절연막 상에 상기 제1 플러그 및 인접한 제1 절연막 부분이 노출되도록 형성된 제2 절연막;
    상기 제2 절연막 내에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 형성된 제2 플러그; 및
    상기 제2 절연막 상에 상기 제2 플러그와 콘택하도록 형성된 다수의 도전 패턴;
    을 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스된 것을 특징으로 하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제1 플러그는 랜딩 플러그인 것을 특징으로 하는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분이 각각 다른 재질로 형성된 것을 특징 으로 하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성된 것을 특징으로 하는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성되고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성된 것을 특징으로 하는 반도체 소자.
  18. 제 11 항에 있어서,
    상기 도전 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되어 형성된 다수의 비트라인인 것을 특징으로 하는 반도체 소자.
  19. 제 11 항에 있어서,
    상기 도전 패턴은 스토리지 노드인 것을 특징으로 하는 반도체 소자.
  20. 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 내의 반도체 기판 상부에 제1 플러그를 형성하는 단계;
    상기 제1 플러그 및 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제1 플러그가 노출되도록 상기 제2 절연막을 식각함과 동시에 상기 제1 플러그 상단부의 측면 및 상면이 노출되도록 상기 제1 플러그에 인접한 제1 절연막 부분을 리세스하는 단계; 및
    상기 제1 플러그 및 인접한 제1 절연막 부분 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 제2 플러그를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 플러그는 랜딩 플러그로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 20 항에 있어서,
    상기 제2 절연막을 식각함과 동시에 제1 절연막 부분을 리세스하는 단계는,
    상기 제2 절연막 상에 상기 제1 플러그 상부의 제2 절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용해서 노출된 제2 절연막 및 그 아래의 제1 절연막 부분을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    평면 상에서 보았을 때, 상기 마스크 패턴에 의해 노출된 제2 절연막 부분은 상기 제1 플러그보다 큰 면적을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 20 항에 있어서,
    상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 20 항에 있어서,
    상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분을 각각 다른 재질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 반도체 기판 내에 활성 영역을 정의하는 단계;
    상기 반도체 기판 상에 상기 활성 영역과 틸트된 제1 방향으로 연장되는 다수의 게이트 라인을 형성하는 단계;
    상기 게이트 라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 내의 활성 영역 상에 제1 플러그를 형성하는 단계;
    상기 제1 플러그 및 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제1 플러그가 노출되도록 상기 제2 절연막을 식각함과 동시에 상기 제1 플러그 상단부의 측면 및 상면이 노출되도록 상기 제1 플러그에 인접한 제1 절연막 부분을 리세스하는 단계;
    상기 제1 플러그 및 인접한 제1 절연막 부분 상에 상기 노출된 제1 플러그 상단부의 측면 및 상면과 접촉하도록 제2 플러그를 형성하는 단계; 및
    상기 제2 절연막 상에 상기 제2 플러그와 콘택하도록 다수의 도전 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 제1 플러그는 랜딩 플러그로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 29 항에 있어서,
    상기 제1 절연막 부분은 10∼2000Å의 깊이로 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 29 항에 있어서,
    상기 제2 절연막을 식각함과 동시에 제1 절연막 부분을 리세스하는 단계는,
    상기 제2 절연막 상에 상기 제1 플러그 상부의 제2 절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용해서 노출된 제2 절연막 및 그 아래의 제1 절연막 부분을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제 32 항에 있어서,
    단면 상에서 보았을 때, 상기 마스크 패턴에 의해 노출된 제2 절연막 부분은 상기 제1 플러그보다 큰 면적을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제 29 항에 있어서,
    상기 제2 플러그는 비트라인 콘택 플러그 또는 스토리지 노드 콘택 플러그로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제 29 항에 있어서,
    상기 제2 플러그는 상기 제1 플러그 상단부의 측면과 접촉하는 부분과 상기 제1 플러그 상단부의 상면과 접촉하는 부분을 각각 다른 재질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 상기 제1 플 러그 상단부의 상면과 접촉하는 제2 플러그 부분보다 저항이 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  37. 제 35 항에 있어서,
    상기 제1 플러그 상단부의 측면과 접촉하는 제2 플러그 부분은 SiGe, 금속 및 금속 실리사이드 중 적어도 하나의 재질로 형성하고, 상기 제1 플러그 상단부의 상면과 접촉하는 제2 플러그 부분은 폴리실리콘 재질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 제 29 항에 있어서,
    상기 도전 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 다수의 비트라인으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  39. 제 29 항에 있어서,
    상기 도전 패턴은 스토리지 노드로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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