KR20070114463A - 자기 정렬 콘택 플러그를 구비한 반도체 소자 및 그제조방법 - Google Patents
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Abstract
콘택 저항을 감소시킬 수 있는 자기 정렬 콘택 패드를 갖는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 일 견지에 따른 반도체 소자는 소자 분리막을 구비한 반도체 기판, 상기 반도체 기판의 소정 영역에 형성되며 일정 거리를 두고 이격 배치된 게이트 전극들, 상기 게이트 전극들 사이의 반도체 기판에 형성되는 접합 영역, 및 상기 게이트 전극과는 전기적으로 절연되면서, 상기 게이트 전극들 사이의 공간에 배치되는 콘택 플러그를 포함한다. 이때, 상기 콘택 플러그는 상기 접합 영역과 콘택되는 제 1 농도를 갖는 제 1 폴리실리콘막, 상기 제 1 폴리실리콘막 상부에 형성되며 상기 제 1 농도보다 큰 제 2 농도를 갖는 제 2 폴리실리콘막으로 구성된다.
플러그 폴리, 콘택 저항
Description
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자의 자기 정렬 콘택 패드를 형성하는 방법에 대해 각 공정별로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 라이너
135 : 게이트 전극 구조체 145 : 제 1 폴리실리콘
147 : 제 2 폴리실리콘 150 : 콘택 플러그
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 저항이 개선된 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가함에 따라, 모스 트랜지스터의 크기 즉, 채널 길이가 스케일(scale)된다. 채널 길이가 감소되면 반도체 소자의 집적 밀도는 개선되나, 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생된다.
이러한 단채널 현상을 방지하기 위한 일환으로, 반도체 기판내에 리세스(recess)를 형성하고, 상기 리세스내에 게이트 전극을 형성하여, 의도적으로 채널 길이를 연장시키는 기술이 제안되었다. 이러한 방식을 리세스 게이트(Recessed gate) 방식이라고 한다. 이와 같은 리세스 게이트 전극을 형성하면, 평면에서 보이는 게이트 전극의 선폭은 짧은 거리를 유지하면서, 채널 길이는 실질적으로 증대되었으므로, 접합 영역의 디플리션 영역을 증대시킬 수 있고 나아가, 전계를 완화시킬 수 있어, 접합 누설 및 GIDL(gate inducel drain leakage)를 줄일 수 있다.
그런데, 상기와 같이 리세스 게이트 전극에 의해 채널 길이는 상대적으로 증대시킬 수 있었으나, 접합 영역의 면적은 여전히 좁은 면적을 유지하고 있고, 이러한 접합 영역과 콘택되도록 형성되는 콘택 패드 역시 협소한 면적을 갖게 된다.
이렇게 협소한 면적을 갖는 콘택 패드는 이후 도전체와의 콘택시에 큰 콘택 저항이 발생된다. 이러한 콘택 저항의 증대는 디램 소자의 tWR(Time to write recovery)를 취약하게 하고 디램 소자의 리프레쉬 타임을 감소시키는 원인이 된다.
따라서, 본 발명의 목적은 콘택 저항을 감소시킬 수 있는 자기 정렬 콘택 패드를 갖는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 소자는 소자 분리막을 구비한 반도체 기판, 상기 반도체 기판의 소정 영역에 형성되며 일정 거리를 두고 이격 배치된 게이트 전극들, 상기 게이트 전극들 사이의 반도체 기판에 형성되는 접합 영역, 및 상기 게이트 전극과는 전기적으로 절연되면서, 상기 게이트 전극들 사이의 공간에 배치되는 콘택 플러그를 포함한다. 이때, 상기 콘택 플러그는 상기 접합 영역과 콘택되는 제 1 농도를 갖는 제 1 폴리실리콘막, 상기 제 1 폴리실리콘막 상부에 형성되며 상기 제 1 농도보다 큰 제 2 농도를 갖는 제 2 폴리실리콘막으로 구성된다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은, 소자 분리막을 구비한 반도체 기판을 제공한다음, 상기 반도체 기판 상부의 소정 부분에 리세스를 형성한다. 그후, 상기 리세스 상부에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 스페이서를 형성한다음, 상기 스페이서 사이의 반도체 기판에 접합 영역을 형성한다. 이어서, 상기 게이트 전극 사이의 공간부에 소정 높이로 제 1 농도를 갖는 제 1 폴리실리콘막을 잔류시키고, 상기 제 1 폴리실리콘막 상부에 상기 게이트 전극 사이의 공간부가 충진되도록 제 1 농도 보다 높은 제 2 농도를 갖는 제 2 폴리실리콘막을 충진시켜, 콘택 플러그를 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자의 자기 정렬 콘택 패드를 형성하는 방법에 대해 각 공정별로 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 소정 부분에 소자 분리막(105)을 형성한다. 소자 분리막(105)은 STI(shallow trench isolation)일 수 있고, 그 내부에 실리콘 질화막 라이너를 포함할 수 있다.
소자 분리막(105)이 한정된 반도체 기판(100)의 게이트 전극 예정 영역이 노출되도록 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴은 예컨대, 패드 산화막과 실리콘 질화막의 적층막으로 구성될 수 있다. 다음 상기 노출된 반도체 기판(100)을 국부 산화시킨 다음, 상기 국부 산화된 막을 제거하여 리세스(110)를 형성한다. 이때, 상기 리세스(110)는 국부 산화막을 이용하는 대신 반도체 기판(100)을 식각하는 공정을 이용할 수도 있다. 그후 상기 마스크막을 제거한다.
다음, 결과물 표면에 게이트 산화막(115)을 공지의 방식으로 형성한다음, 상기 게이트 산화막(115) 상부에 도핑된 폴리실리콘막(120), 전이 금속 실리사이드막(125) 및 하드 마스크막(130)을 순차적으로 증착한다. 이때, 상기 도핑된 폴리실리콘막(120)은 상기 리세스(110)가 충진되도록 식각한다. 그후, 상기 하드 마스크막(130), 전이 금속 실리사이드막(125) 및 도핑된 폴리실리콘막(120)을 상기 리세스(110) 상부에 잔류하도록 식각하여 게이트 전극 구조체(135)를 형성한다. 다음 상기 게이트 전극 구조체(135)를 형성하기 위한 식각으로 인한 손상을 방지할 수 있도록 재산화 공정을 실시한다. 도면 부호 137은 상기 재산화 공정에 의해 형성된 재산화막이다. 그후, 게이트 전극 구조체(135) 측벽에 게이트 스페이서(140)를 공지의 방식으로 형성한다. 이때, 상기 게이트 스페이서(140)를 형성하는 공정에 의해, 상기 접합 영역 예정 영역이 소정 두께만큼 제거될 수 있다. 그후, 공지의 방 식으로 스페이서(140) 사이의 반도체 기판(100)에 접합 영역(142)을 형성한다.
그리고 나서, 상기 게이트 전극 구조체(135) 사이의 공간이 충진되도록 제 1 불순물 농도를 갖는 제 1 폴리실리콘막(145)을 형성한다. 그후, 4∼6mTorr/40∼50Wb/65∼75Cl2/20∼40HBr의 식각 조건으로 상기 제 1 폴리실리콘막(145)을 등방성 식각하여, 상기 게이트 전극 구조체(135) 사이의 공간에 100 내지 300Å 두께정도 잔류시킨다.
그 후, 도 2에 도시된 바와 같이, 상기 제 1 폴리실리콘막(145)이 잔류하는 반도체 기판(100) 결과물 상부에 제 1 농도 보다 높은 제 2 농도를 갖는 제 2 폴리실리콘막(147)을 형성한다. 이어서, 상기 게이트 전극 구조체(135) 표면이 노출되도록 상기 제 2 폴리실리콘막(147)을 화학적 기계적 연마하여, 콘택 플러그(150)를 형성한다.
이와 같은 본 발명의 콘택 플러그는 접합 영역과 인접한 부분에는 상대적으로 낮은 도핑 농도를 갖는 제 1 폴리실리콘막이 위치하고, 이후 비트라인 콘택 패드 혹은 스토리지 콘택 패드와 콘택될 상부에는 상대적으로 높은 도핑 농도를 갖는 제 2 폴리실리콘막이 위치한다.
이에 의해, 제 1 폴리실리콘막이 도펀트 베리어로 동작하여 누설 전류 및 셀 문턱 전압 저하를 방지할 수 있어, 리프레쉬 타임 저하를 방지할 수 있다. 또한, 상대적으로 고농도를 갖는 제 2 폴리실리콘막에 의해 이후 콘택 패드와의 접촉 저 항을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (6)
- 소자 분리막을 구비한 반도체 기판;상기 반도체 기판의 소정 영역에 형성되며 일정 거리를 두고 이격 배치된 게이트 전극들;상기 게이트 전극들 사이의 반도체 기판에 형성되는 접합 영역; 및상기 게이트 전극과는 전기적으로 절연되면서, 상기 게이트 전극들 사이의 공간에 배치되는 콘택 플러그를 포함하며,상기 콘택 플러그는 상기 접합 영역과 콘택되는 제 1 농도를 갖는 제 1 폴리실리콘막, 상기 제 1 폴리실리콘막 상부에 형성되며 상기 제 1 농도보다 큰 제 2 농도를 갖는 제 2 폴리실리콘막으로 구성되는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극들 저부에는 리세스가 형성되어 있는 반도체 소자.
- 소자 분리막을 구비한 반도체 기판을 제공하는 단계;상기 반도체 기판 상부의 소정 부분에 리세스를 형성하는 단계;상기 리세스 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 스페이서 사이의 반도체 기판에 접합 영역을 형성하는 단계;상기 게이트 전극 사이의 공간부에 소정 높이로 제 1 농도를 갖는 제 1 폴리실리콘막을 잔류시키는 단계;상기 제 1 폴리실리콘막 상부에 상기 게이트 전극 사이의 공간부가 충진되도록 제 1 농도 보다 높은 제 2 농도를 갖는 제 2 폴리실리콘막을 충진시켜, 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 폴리실리콘막을 잔류시키는 단계는,상기 반도체 기판 상부에 제 1 폴리실리콘막을 증착하는 단계; 및상기 제 1 폴리실리콘막이 100 내지 300Å 잔류하도록 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 제 1 폴리실리콘막을 식각하는 단계는 4∼6mTorr/40∼50Wb/65∼75Cl2/20∼40HBr의 식각 조건으로 등방성 식각하는 단계인 반도체 소자의 제조방법.
- 제 3 항에 있어서, 제 2 폴리실리콘막을 충진시키는 단계는,상기 제 2 폴리실리콘막을 증착하는 단계;상기 게이트 전극 표면이 노출되도록 제 2 폴리실리콘막을 화학적 기계적 연마하는 단계를 포함하는 반도체 소자의 제조방법.
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