KR101493593B1 - 금속 접촉 구조물을 구비한 ｉｉｉ－ｖ족 화합물 반도체 장치 및 그 제조 방법 - Google Patents

금속 접촉 구조물을 구비한 ｉｉｉ－ｖ족 화합물 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 반도체 기판과; 반도체 기판 위의 적어도 제1의 III-V족 반도체 화합물로 된 채널 층과; 채널 층의 제1 부분 위의 게이트 적층 구조물과; 채널 층의 제2 부분 위에 배치되고 적어도 제2의 III-V족 반도체 화합물을 포함하는 소스 영역 및 드레인 영역과; S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 S/D 영역 위의 제1 금속 접촉 구조물을 포함한다. 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.

Description

금속 접촉 구조물을 구비한 ＩＩＩ－Ｖ족 화합물 반도체 장치 및 그 제조 방법{III-V COMPOUND SEMICONDUCTOR DEVICE HAVING METAL CONTACTS AND METHOD OF MAKING THE SAME}
본 발명은 III-V족 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
상보형 금속 산화물 반도체(CMOS) 장치가 점점 더 작은 크기로 됨에 따라서, 진보된 성능 목표를 충족시키기 위해 새로운 물질 및 개념들이 고려되고 있다.
CMOS 기술은 N형 금속 산화물 반도체(NMOS) 및 P형 금속 산화물 반도체(PMOS)를 포함한다. 예를 들면, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 전자 신호를 증폭 및 스위칭하기 위해 사용되는 트랜지스터이다. NMOS와 PMOS 및 각종 다른 장치의 고성능의 일 양태는 장치 스위칭 주파수이다. 접촉 구조물은 트랜지스터의 게이트 전극에, 및 소스 영역과 드레인 영역 둘 다에 만들어진다.
III-V족 화합물 반도체는 높은 이동도 및 낮은 유효 질량 때문에 미래의 CMOS 장치용의 잠재적 채널 물질이다. 한가지 난제는 III-V 족 반도체 CMOS 기술에서 트랜지스터의 성능을 최대화하기 위해 소스/드레인(S/D) 연장부의 저항을 감소시키는 것이다.
본 발명은 반도체 장치를 제공하며, 이 장치는 반도체 기판; 상기 반도체 기판 위의 적어도 제1의 III-V족 반도체 화합물로 된 채널 층; 상기 채널 층의 제1 부분 위의 게이트 적층 구조물; 상기 채널 층의 제2 부분 위의 소스 영역 및 드레인(S/D) 영역 - 상기 소스 영역 및 드레인(S/D) 영역은 적어도 제2의 III-V족 반도체 화합물을 포함함 -; 상기 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 상기 S/D 영역 위의 제1 금속 접촉 구조물을 포함하고, 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.
또한, 본 발명은 반도체 장치를 형성하는 방법을 제공하며, 이 방법은 반도체 기판 위에 적어도 하나의 III-V족 반도체 화합물의 채널 층을 제공하는 단계; 상기 채널 층의 제1 부분 위에 게이트 적층 구조물을 형성하는 단계; 상기 채널 층의 제2 부분 위에 소스 영역 및 드레인(S/D) 영역을 형성하는 단계; 상기 S/D 영역 위에 제1 금속 접촉 구조물을 형성하는 단계를 포함하고, 상기 제1 금속 접촉 구조물은 상기 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하고, 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.
또한, 본 발명은 반도체 장치를 제공하며, 이 장치는 반도체 기판; 상기 반도체 기판 위의 적어도 제1의 III-V족 반도체 화합물로 된 채널 층; 상기 채널 층의 제1 부분 위에 있는 게이트 적층 구조물; 상기 채널 층의 제2 부분 위의 소스 및 드레인(S/D) 영역 - 상기 소스 및 드레인(S/D) 영역은 적어도 제2의 III-V족 반도체 화합물을 포함함 -; 상기 S/D 영역과 접촉하는 제1 금속성 접촉 층 - 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함함 - 을 포함하는 상기 S/D 영역 위의 제1 금속 접촉 구조물; 및 상기 게이트 적층 구조물 위의 제2 금속 접촉 구조물을 포함하고, 상기 제2 금속 접촉 구조물은 상기 게이트 적층 구조물과 접촉하는 제2 금속성 접촉 층을 포함한다.
본 발명은 첨부도면과 함께하는 이하의 상세한 설명으로부터 최상으로 이해될 수 있다. 일반적인 실시에 따라서, 도면의 각종 특징들은 반드시 정확한 축척으로 된 것이 아니라는 점에 주목한다. 반면에, 각종 특징들의 치수는 명확성을 위해 임의로 확장 또는 축소된다. 동일한 참조 번호는 명세서 및 도면 전체에 걸쳐서 동일한 요소를 나타낸다.
도 1a는 본 발명의 일부 실시형태에 따른 예시적인 III-V족 반도체 CMOS 장치의 횡단면도이다.
도 1b는 도 1a의 일부를 확대한 것으로서 일부 실시형태에 따른 CMOS 장치 저항의 소스/드레인(S/D) 영역에서의 성분을 보인 도이다.
도 2는 일부 실시형태에 따른, 에피택셜 성장부를 갖지만 소스/드레인(S/D) 영역의 리세스를 갖지 않은 예시적인 CMOS 장치의 횡단면도이다.
도 3은 일부 실시형태에 따른, 소스/드레인(S/D) 영역의 리세스 및 에피택셜 성장부를 갖는 예시적인 CMOS 장치의 횡단면도이다.
도 4는 일부 실시형태에 따른, 소스/드레인(S/D) 영역의 에피택셜 성장부를 갖지 않은 예시적인 CMOS 장치의 횡단면도이다.
도 5는 일부 실시형태에 따른, 예시적인 CMOS 장치의 제조 방법을 보인 흐름도이다.
도 6 내지 도 15는 일부 실시형태에 따른, 예시적인 CMOS 장치의 제조 방법의 다른 단계들의 구조를 보인 도이다.
도 6은 일부 실시형태에 따른, 제조 중에 III-V족 반도체 화합물을 포함한 채널 층을 가진 예시적인 CMOS 장치를 보인 도이다.
도 7은 도 6의 CMOS 장치를, 일부 실시형태에 따라서 에칭을 통해 채널 층을 리세스한 후의 모습을 보인 도이다.
도 8은 도 7의 CMOS 장치의 구조를, 일부 실시형태에 따라서 선택적인 에피택셜 성장을 통해 S/D 영역을 배치한 후의 모습을 보인 도이다.
도 9 및 도 10은 일부 실시형태에 따른, 금속 층을 코팅하는 단계와 고온으로 어닐링하는 단계를 포함한, S/D 영역에서 금속성의 금속-반도체 화합물을 형성하는 방법의 장치 구조를 보인 도이다.
도 9는 일부 실시형태에 따른 금속 층의 코팅 후의 도 8의 CMOS 장치의 구조를 보인 도이다.
도 10은 일부 실시형태에 따른 고온에서의 어닐링 단계 후의 도 9의 CMOS 장치를 보인 도이다.
도 11 내지 도 15는 일부 실시형태에 따른, S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함한 금속 접촉 구조물 및/또는 S/D 영역 위에 제1 금속 접촉 구조물을 형성하는 공정을 보인 도이다.
도 11은 일부 실시형태에 따른, 도 10의 CMOS 장치 위에 유전체 물질이 증착된 후의 구조의 횡단면도이다.
도 12는 일부 실시형태에 따른, 도 11의 CMOS 장치 위에 접촉 개공을 형성하기 위해 유전체 물질이 에칭된 후의 구조를 보인 도이다.
도 13은 일부 실시형태에 따른, 도 12의 CMOS 장치의 접촉 개공을 세정하는 공정을 보인 도이다.
도 14는 일부 실시형태에 따른, S/D 영역 및/또는 게이트 적층 구조물과 접촉하는 금속 층을 배치하는 단계, 확산 층을 형성하는 단계 및 금속 플러그를 형성하는 단계 후에 도 13의 예시적인 CMOS 장치를 보인 도이다.
도 15는 일부 실시형태에 따른, 고온에서의 어닐링 단계 후의 도 14의 예시적인 CMOS 장치를 보인 도이다.
도 16a 및 도 16b는 일부 실시형태에 따른 도 14 및 도 15의 단계 전 및 후에 고저항의 자연 산화물층을 가진 S/D 영역을 보인 도이다.
도 17a 및 도 17b는 일부 실시형태에 따른 도 14 및 도 15의 단계 후에 제1 금속 접촉 구조물의 측벽에서 과잉의 반응성 금속이 제거된 S/D 영역을 보인 도이다.
도 18a 및 도 18b는 일부 실시형태에 따른 도 14 및 도 15의 단계 전 및 후에 폴리실리콘의 게이트 적층을 보인 도이다.
예시적인 실시형태에 관한 이하의 설명은 본 명세서의 일부로서 간주되는 첨부도면과 함께 읽는 것으로 의도된다. 설명에 있어서, "하위", "상위", "수평", "수직", "위", "아래", "상향", "하향", "상부", "하부"와 같은 상대적인 용어뿐만 아니라, 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로", 등)는 설명되고 있는 것 또는 설명중에 있는 도면에 나타난 것의 방위를 인용하는 것으로 해석되어야 한다. 이 상대적인 용어들은 설명의 편의성을 위한 것이고 장치가 특정 방위로 구성 또는 동작되는 것을 요구하지 않는다. "접속된" 및 "상호접속된"과 같은 부착, 결합 등과 관련된 용어는, 다른 방식으로 명시적으로 설명되지 않는 한, 구조물들이 직접적으로 또는 중간 구조물을 통하여 간접적으로 서로 고착 또는 부착되는 관계뿐만 아니라, 움직일 수 있는 부착 또는 견고한 부착 또는 관계를 인용한다.
III-V족 화합물 반도체는 그들의 높은 전자 이동도 때문에 미래의 CMOS 장치용의 잠재적 채널 물질이다. III-V족 반도체 CMOS 장치에 있어서, 일부 난제는 소스/드레인 연장 영역의 저항을 감소시키고 소스/드레인 접촉 저항을 감소시키는 것을 포함한다. 고주파수에서 동작하는 장치에 있어서, 금속 상호접속 구조물과 NMOS 및 PMOS 트랜지스터의 채널 사이에는 낮은 접촉 저항이 제공된다.
일부 실시형태에 있어서, S/D 연장 영역에서 외부/외인성 저항을 감소시키는 III-V족 화합물 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 기판; 반도체 기판 위에 채널을 포함하는 적어도 하나의 III-V족 반도체 화합물로 된 활성층; 채널 층의 제1 부분 위에 있는 게이트 적층 영역; 일부 실시형태에서 채널 층의 표면 위치 위로 연장하는 채널 층의 제2 부분에서 게이트 영역의 양측에 배치된 소스 영역 및 드레인 영역; 및 S/D 영역 위의 제1 금속 접촉 구조물을 포함한다. 상기 금속 접촉 구조물은 S/D 영역과 접촉하는 적어도 하나의 금속-III-V족 반도체 화합물을 내포하는 제1 금속성 접촉 층을 포함한다. 일부 실시형태에 있어서, 제1 금속성 접촉 층은 S/D 영역에 부분적으로 또는 전체적으로 매립된다. 일부 실시형태에 있어서, 예시적인 III-V족 반도체 장치는 게이트 적층 구조물 위에 제2 금속성 접촉 층을 포함하는 제2 금속 접촉 구조물을 포함한다. 일부 실시형태에 있어서, 제2 금속성 접촉 층은 금속 실리사이드를 포함하고, 게이트 적층 구조물에 부분적으로 또는 전체적으로 매립된다.
일부 실시형태에 있어서, 이러한 반도체 장치를 형성하는 방법은 반도체 기판 위에 적어도 하나의 III-V족 반도체 화합물의 채널 층을 제공하는 단계와; 채널 층의 제1 부분 위에 게이트 적층 구조물을 형성하는 단계와; 채널 층의 제2 부분 위에 소스 영역 및 드레인(S/D) 영역을 형성하는 단계와; S/D 영역 위에 제1 금속 접촉 구조물을 형성하는 단계를 포함한다. 제1 금속 접촉 구조물은 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함한다. 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다. 일부 실시형태에 있어서, 금속성 물질을 형성하는 단계는 채널 층의 제1 부분 위에 적어도 하나의 III-V족 반도체 화합물을 제공하는 단계와; S/D 영역에서 III-V족 반도체 화합물 위에 금속 층을 증착하는 단계를 포함하고, 그 다음에 반도체 장치를 어닐링하는 단계가 이어진다. 일부 실시형태에 있어서, 이러한 반도체 장치의 형성 방법은 게이트 적층 구조물 위에 제2 금속성 접촉 층을 포함한 제2 금속 적층 구조물을 형성하는 단계를 또한 포함한다. 일부 실시형태에 있어서, 제2 금속성 접촉 층은 금속 실리사이드를 포함하고, 게이트 적층 구조물에 부분적으로 또는 전체적으로 매립된다.
일부 실시형태에 있어서, 반도체 장치는 반도체 기판; 반도체 기판 위에 적어도 제1의 III-V족 반도체 화합물로 된 채널 층; 채널 층의 제1 부분 위에 있는 게이트 적층 구조물; 채널 층의 제2 부분 위에 배치되고 적어도 제2의 III-V족 반도체 화합물을 포함하는 소스 영역 및 드레인 영역; S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 S/D 영역 위의 제1 금속 접촉 구조물; 및 게이트 적층 구조물 위의 제2 금속성 접촉 층을 포함하는 제2 금속 접촉 구조물을 포함한다. 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.
도 1a는 일 실시형태에 따른 예시적인 III-V족 반도체 CMOS 장치(100)의 횡단면도이다. 도 1b는 도 1a의 일부를 확대한 것으로서 일부 실시형태에 따른 CMOS 장치의 소스/드레인(S/D) 영역에서의 성분들을 보인 것이다.
도 1a에 도시된 것처럼, CMOS 장치(100)는 기판(102) 위에 형성되고, 기판(102)은, 일부 실시형태에 있어서, 실리콘 또는 실리콘 게르마늄 또는 임의의 다른 적당한 반도체 물질과 같은 반도체 기판이다. CMOS 집적회로(IC)에서와 같이, 트랜지스터는 기판(102) 위에 얕은 트렌치 격리 영역 또는 전계 산화물 격리 영역(104)을 포함한다. 격리 영역(104)은 산화물 또는 다른 적당한 절연 물질로 만들어진다.
버퍼 층(106)은 기판(102) 위에 배치된다. 버퍼 층(106)은 일 실시형태에 있어서 III-V족 화합물 반도체이고, 다른 실시형태에서는 다른 적당한 버퍼 층이 사용될 수 있다. 일부 실시형태에 있어서, III-V족 반도체 화합물의 버퍼 층은 원소 주기율표의 IIIA족의 물질(B, Al, Ga, In, Tl)과 VA족의 물질(N, P, As, Sb, Bi)의 조합으로 만들어진다. 버퍼 층(106)의 물질의 예는 GaAs, InP, InAs 및 다른 III-V족 물질을 포함한다.
절연체 층(108)은 버퍼 층(106) 위에 배치된다. 일부 실시형태에 있어서, 절연체 층(108)은 위에서 설명한 것처럼 III-V족 화합물 반도체 물질이다. 각종의 적당한 절연체 물질은, 비제한적인 예를 들자면, CdTeSe, ZnSeTe, MgSeTe, InAlAs 및 AlAsSb를 포함하고, 이들은 각종 실시형태에서 절연체 층(108)으로서 사용된다. 일부 실시형태에 있어서, 절연체 층(108)은 채널 물질(110)보다 더 큰 반도체 밴드갭을 갖는다. 다른 실시형태에 있어서, 절연체 층(108)은 매몰형 유전체 물질이다. 일부 다른 실시형태에 있어서, 절연체 층(108) 및 버퍼 층(106)은 채널 층(110)의 고품질의 에피택셜 성장을 위해 격자 정합(lattice match)을 갖는다.
채널 층(110)은 절연체 층(108) 위에 배치된다. 채널 층(110) 및 절연체 층(108)은 "활성층"이라고 부른다. 일부 실시형태에 있어서, 채널 층(110)은 III-V족 반도체 화합물 또는 다른 적당한 물질이다. 이 물질은 적어도 2원소 물질이고 각종 실시형태에서는 3원소 물질일 수 있다. 일부 다른 실시형태에 있어서, 채널 층(110)은 절연체 층(108) 및 버퍼 층(106)의 격자 구조와 일치하는 격자 구조를 공유하지만, 채널 층(110), 절연체 층(108) 및 버퍼 층(106)은 상이한 에너지 밴드갭을 갖는다. 일부 실시형태에 있어서, 채널 층(110)의 물질 유형은 격자 구조를 결정하고, 절연체 층(108) 및 버퍼 층(106)의 물질은 채널 층(110)의 격자 구조에 기초하여 선택된다. 예를 들면, 일 실시형태에 있어서, 채널 층(110)은 InAs이고, 절연체 층(108)은 AlAsSb이며 버퍼 층(106)은 InAs이다.
일부 실시형태에 따르면, NMOS의 채널 층(110)은 InxGa(1-x)As(여기에서 x>0.7)이지만, 다른 실시형태에서는 다른 적당한 2원소 또는 3원소 NMOS 채널 물질이 사용될 수 있다. NMOS의 채널 층(110)이 InGa(1-x)As이고 x=1.0인 일부 실시형태에 따르면, NMOS 채널 물질(108)은 InAs이다.
일부 실시형태에 따르면, PMOS의 채널 층(110)은 InyGa(1-y)Sb(여기에서 0<y<1)이지만, 다른 실시형태에서는 각종의 다른 적당한 2원소 또는 3원소 물질이 사용될 수 있다. 일부 실시형태에 있어서, PMOS의 채널 층(110)은 InSb 또는 GaSb이다.
CMOS 트랜지스터 게이트 적층 구조물(120)은 채널 층(110)의 제1 부분 위에 배치된다. 게이트 적층 구조물(120)은 채널 물질(110) 위에 형성되어 게이트 영역을 한정하는 게이트 전극 및 절연 게이트 유전체 층을 포함한다. 일부 실시형태에 있어서, 게이트 유전체 층은 높은-k 유전체 물질이지만, 다른 실시형태에서는 다른 적당한 유전체 물질이 사용될 수 있다. 게이트 전극은 금속, 폴리실리콘, 티탄 질화물 또는 다른 적당한 반도체 또는 금속 물질과 같은 각종의 적당한 게이트 물질로 형성된다.
간결하게 하기 위해, "게이트 적층"은 게이트 전극과 게이트 유전체 층을 포함하는 구조물을 인용하기 위해 또한 사용된다. 도면에서, "게이트 적층"(120)의 자세한 구조는 도시하지 않았다.
스페이서(118)는 게이트 적층(120)의 2개의 측벽을 따라 배치된다. 일부 실시형태에서는 스페이서(118)가 사용되지 않는다. 스페이서(118)는 산화물, 질화물, 산질화물, 이들의 조합 및 기타의 적당한 절연 물질로 형성될 수 있다.
소스/드레인 영역(114)은 채널 층의 제2 부분 위에 배치된다. 일부 실시형태에 있어서, 소스/드레인 영역(114)은 III-V족 반도체 화합물, 또는 III-V족 반도체 화합물의 유도체로 제조된다. 일부 실시형태에 있어서, 소스/드레인 영역(114)의 물질은 NiInP, NiInAs 및 NiInSb와 같이, III-V족 반도체 화합물의 니켈라이드 화합물과 같은 금속성 3원소 화합물이다. 이들은 단순히 예이고, 다른 실시형태에서는 다른 적당한 3원소 니켈라이드 물질 또는 다른 적당한 금속 반도체 3원소, 4원소 또는 5원소 물질이 소스/드레인 영역(114)에서 사용될 수 있다. 일부 실시형태에 있어서, 금속-III-V-반도체 화합물은 반도체 물질과 접촉할 때 열역학적으로 안정된다. 소스/드레인 영역(114)용의 물질은 위에서 설명한 것처럼 저저항 물질이고 약 40~200 Ohms/sq의 저항 범위를 포함할 수 있다. III-V족 반도체 물질 및 금속 또는 금속들의 3원소(또는 다른 조합) 화합물의 조성 및 그 제조 방법은 본원 발명과 동일한 발명자 명으로 출원된 미국 출원 제13/414,437호에 설명되어 있다.
일부 실시형태에 있어서, 예시적인 장치는 채널 층의 적어도 일부와 접촉하는 적어도 하나의 도펀트를 포함한 도펀트 층을 포함하지만, 일부 다른 실시형태에서는 도펀트 층이 존재하지 않을 수 있다. 이러한 도펀트 층은 PMOS 또는 NMOS 장치에서 낮은 외부 저항을 제공한다. 일부 실시형태에 있어서, 도펀트 층은 채널 층(110)과 S/D 영역(114) 사이에 있다. 일부 실시형태에 있어서, 반도체 장치(100)는 NMOS 트랜지스터이고, 채널 층(110)은 InxGa(1-x)As(여기에서 x>0.7)이다. 일부 실시형태에 있어서, 도펀트 층의 도펀트는 유황 및 실리콘, 또는 S/D 금속-반도체 화합물에서 제한된 고체 용해성을 나타내는 임의의 다른 적당한 물질로 이루어진 그룹으로부터 선택된다. 일부 실시형태에 있어서, 반도체 장치(100)는 PMOS 트랜지스터이고, 채널 층(110)은 InyGa(1-y)As(여기에서 0<y<1)이다. 일부 실시형태에 있어서, 도펀트는 베릴륨, 게르마늄, 주석, 탄소, 또는 S/D 금속-반도체 화합물에서 제한된 고체 용해성을 나타내는 임의의 다른 적당한 물질이다. 도펀트 층은 단층 도핑 처리, 인시투 도핑 처리, 주입 처리, 및 이들의 임의 조합으로 구성된 그룹으로부터 선택된 처리를 통하여 형성된다. 이러한 도펀트 층의 조성 및 그 제조 방법은 리차드 케니스 옥스랜드 등에 의해 "도펀트 층을 가진 III-V족 화합물 반도체 장치 및 그 제조 방법"이라는 명칭으로 출원된 미국 출원 제13/467,133호에 개시되어 있다.
도 1b에 도시된 것처럼, 일부 실시형태에 있어서, 제1 금속 접촉 구조물(116)은 금속 층(116-1), 금속 층(116-1)과 접촉하는 확산 장벽(116-2), 및 확산 장벽(116-2)과 접촉하는 금속 플러그(116-3)를 포함한다. 금속 층(116-1)의 예는, 비제한적인 예를 들자면, Ni 및 Pd를 포함한다. 확산 장벽(116-2)의 예는, 비제한적인 예를 들자면, TiN을 포함한다. 금속 플러그(116-3)의 예는, 비제한적인 예를 들자면, 텅스텐(W)을 포함한다.
제1 금속 접촉 구조물(116)은 소스/드레인 영역(114)에 결합되고, 각종 실시형태에 있어서, 구리, 알루미늄 또는 이들의 합금 또는 각종의 다른 금속과 같은 적당한 저저항의 도전성 금속이 금속 접촉 구조물(116)로서 사용될 수 있다.
일부 실시형태에 있어서, S/D 영역(114) 위의 제1 금속 접촉 구조물(116)은 S/D 영역(114)과 접촉하는 제1 금속성 접촉 층(116-4)을 포함한다. 제1 금속성 접촉 층(116-4)은 적어도 하나의 금속-III-V 반도체 화합물을 포함한다. 일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)은 S/D 영역에 부분적으로 또는 전체적으로 매립된다. 제1 금속성 접촉 층(116-4)은 S/D 영역(114)의 III-V족 반도체 화합물과 금속 층(116-1) 간의 반응에 의해 형성된다.
일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)은 NiInP, NiInAs 및 NiInSb와 같이, III-V족 반도체 화합물의 니켈라이드 화합물과 같은 금속성 3원소 화합물이다. 이들은 단순히 예이고, 다른 실시형태에서는 다른 적당한 3원소 니켈라이드 물질 또는 다른 적당한 금속 반도체 3원소, 4원소 또는 5원소 물질이 사용될 수 있다.
소스/드레인 연장부의 저항(Rext)은 제1 금속성 접촉 층(116-4)의 도입으로 감소된다. 일부 실시형태에 있어서, Rext는 III-V족 반도체 화합물의 니켈라이드와 같은 금속-반도체 화합물을 포함하는 소스/드레인(S/D) 영역(114)과 제1 금속성 접촉 층(116-4)의 조합에 의해 더욱 감소된다. 장치(110)의 총 저항의 감소는 하기의 수학식으로 표시할 수 있다.
Figure 112013038921326-pat00001
여기에서, Rtotal은 장치(110)의 총 저항이고;
RS /D는 소스/드레인 영역(114)의 저항이고;
Rchannel은 채널 층(110)의 저항이고;
Rextension은 스페이서(118) 아래의 소스/드레인 영역(114) 및/또는 채널 층(110) 부분의 저항이고;
Rc ,1은 금속 접촉 구조물(116)과 소스/드레인 영역(114) 사이의 접촉 저항이고;
Rc ,2는 소스/드레인 영역(114)과 채널 층(110) 사이의 접촉 저항이다.
일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)은 제1 금속 접촉 구조물(116)과 소스/드레인(S/D) 영역(114) 사이에서 더 높은 전도성을 제공하고 대응하는 저항(Rc ,1)을 감소시킨다. 일부 다른 실시형태에 있어서, III-V족 반도체 화합물의 니켈라이드와 같은 금속-반도체 화합물을 포함하는 소스/드레인(S/D) 영역(114)은 RS /D 및 접촉 저항(Rc ,1, Rc ,2)을 더욱 감소시킨다. 일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)과 소스/드레인(S/D) 영역(114)은 둘 다 금속성 3원소 화합물을 포함하고 Rext를 감소시킨다.
도 1a 및 도 1b에 도시된 장치(100) 및 각 부분의 형상 및 치수는 설명을 위한 것이고, 여기에서 제시한 예들은 제한하는 것이 아니다. 예를 들면, 소스/드레인 영역(114)은 일부 실시형태에 있어서 도 1a 및 도 1b에 도시된 것처럼 리세스된다. 일부 실시형태에서는 소스/드레인 영역(114)이 리세스되지 않을 수 있다. "리세스"된 소스/드레인 영역에 있어서, 채널 층(110)은 소스/드레인 영역(114)의 형성 전에 에칭되어 소스 영역 또는 드레인 영역 또는 이들 둘 다의 일부분이 스페이서(118)의 바닥 높이 밑에 있게 한다. 일부 실시형태에 있어서, 소스/드레인 영역(114)의 재성장은 선택적인 에피택셜 성장 기술을 통하여 수행된다. 일부 다른 실시형태에 있어서, 소스/드레인 영역(114)은 에피택셜 성장 기술을 이용하지 않고 리세스 후에 배치된다.
일부 실시형태에 있어서, 예시적인 장치(100)는 게이트 적층 구조물(120) 위에 제2 금속성 접촉 층(136-1), 확산 장벽(136-2) 및 금속 플러그(136-3)를 포함한 제2 금속 접촉 구조물(136)(도 1a에는 도시되지 않음)을 포함한다. 제2 금속성 접촉 층(136-1)을 포함한 제2 금속 접촉 구조물(136)은 도 2 및 도 3에 도시되어 있다. 일부 실시형태에 있어서, 제1 금속성 접촉 층(136-1)은 금속 게이트 적층과 직접 접촉한다. 일부 실시형태에 있어서, 제2 금속성 접촉 층(136-1)은 금속 실리사이드를 포함하고, 게이트 적층 구조물(120)에 부분적으로 또는 전체적으로 매립된다. 실리사이드는 게이트 적층 구조물(120)의 폴리실리콘과 제2 금속 접촉 구조물 간의 반응에 의해 형성된다. 게이트 적층 구조물(120) 위의 이러한 제2 금속성 접촉 층의 세부는 도 18a 및 도 18b에 도시되어 있다. 실리사이드를 함유한 제2 금속성 접촉 층은 도 18b에서 참조번호 136-4로 표시되어 있다.
도 2는 일부 실시형태에 따른, 에피택셜 성장부를 갖지만 소스/드레인(S/D) 영역의 리세스를 갖지 않은 예시적인 CMOS 장치의 횡단면도이다. 도 2에서, 동일한 요소는 동일한 참조 번호로 표시하고, 간략히 하기 위해 도 1a 및 도 1b를 참조하여 위에서 제공한 구조물에 대한 설명은 반복하지 않는다. 도 2의 예시적인 장치(200)는 소스/드레인 영역(114)이 리세스되지 않은 것을 제외하면 도 1a 및 도 1b의 장치와 유사하다. "리세스되지 않은" 소스/드레인 영역에 있어서, 채널 층(110)은 소스/드레인 영역(114)의 형성 전에 에칭되지 않아서 소스 영역 또는 드레인 영역의 임의 부분이 스페이서(118)의 바닥 높이보다 위에 있다.
도 3은 일부 실시형태에 따른, 소스/드레인(S/D) 영역의 리세스 및 에피택셜 성장부를 갖는 예시적인 CMOS 장치(300)의 횡단면도이다.
도 3의 장치는 도 1a의 장치와 유사하다. 도 1a는 일부 실시형태에 있어서의 장치의 횡단면도이다. 도 3에 도시된 일부 실시형태에 있어서, 소스/드레인 영역(114)은 리세스된다. 위에서 설명한 것처럼, "리세스된" 소스/드레인 영역에 있어서, 채널 층(110)은 소스/드레인 영역(114)의 형성 전에 에칭되어서 소스 영역 또는 드레인 영역 또는 이들 둘 다의 일부분이 스페이서(118)의 바닥 높이보다 밑에 있다.
도 4는 일부 실시형태에 따른, 소스/드레인(S/D) 영역의 에피택셜 성장부를 갖지 않은 예시적인 CMOS 장치(400)의 횡단면도이다. 일부 실시형태에 있어서, 도 4에 도시된 것처럼, S/D 영역(114)은 리세스된다. 위에서 설명한 것처럼, "리세스된" 소스/드레인 영역에 있어서, 채널 층(110)은 소스/드레인 영역(114)의 형성 전에 에칭되어서 소스 영역 또는 드레인 영역 또는 이들 둘 다의 일부분이 스페이서(118)의 바닥 높이보다 밑에 있다.
일부 실시형태에 있어서, 반도체 장치(400)는 NMOS 트랜지스터이다. 채널 층(110)은 InxGa(1-x)As(여기에서 x>0.7)이다. 소스/드레인(S/D) 영역(114)은 III-V족 반도체 화합물의 니켈라이드와 같은 금속-반도체 화합물을 포함한다. 소스/드레인(S/D) 영역(114)의 예는, 비제한적인 예를 들자면, NiInAs, NiInP 및 NiInSb를 포함한다. 니켈 또는 다른 적당한 금속이 소스/드레인 영역(114) 위에 증착되고, 그 다음에 충분히 반응하여 금속성 화합물을 형성한다. 일부 실시형태에 있어서, S/D 영역(114)은 유황 및 실리콘으로 구성된 그룹으로부터 선택된 도펀트를 포함한다. 일부 다른 실시형태에 있어서, S/D 영역(114)은 그러한 도펀트를 포함하지 않는다.
도 2 내지 도 4에 도시된 것처럼, 예시적인 장치(200-400)는 S/D 영역(114) 위의 제1 금속 접촉 구조물(116)과 유사하거나 동일한 제2 금속 접촉 구조물(136)을 또한 포함한다. 제2 금속 접촉 구조물(136)은 제2 금속성 층(136-1)을 또한 포함한다. 일부 실시형태에 있어서, 제2 금속성 층(136-1)은 금속 게이트 적층(120)과 직접 접촉한다. 일부 실시형태에 있어서, 제2 금속성 접촉 층(136-1)은 금속 실리사이드를 포함하고, 게이트 적층 구조물(120)에 부분적으로 또는 전체적으로 매립된다.
전술한 실시형태에 따르면, S/D 영역(114)과 접촉하는 금속-III-V족 반도체 화합물을 포함하는 제1 금속성 접촉 층(116-4)을 구비한 III-V족 화합물 반도체 장치는 여기에서 설명하는 구조물의 다른 조합에 따라 제조될 수 있다. 예를 들면, 장치는 PMOS 또는 NMOS 장치일 수 있다. 소스/드레인(S/D) 영역(114)은 리세스될 수도 있고 리세스되지 않을 수도 있다. S/D 영역(114)이 리세스된 때, 추가의 반도체 물질이 S/D 영역(114)에 추가될 수 있다. 일부 실시형태에 있어서, 구조물의 변형예가 뒤에서 설명하는 것처럼 도펀트 층 및 소스/드레인 영역을 형성하는 상이한 처리 단계와 추가로 결합된다.
도 5는 일부 실시형태에 따른, 예시적인 CMOS 장치의 제조 방법을 보인 흐름도(500)이다. 단계 502, 504 또는 512는 일부 실시형태에서 사용되고 일부 다른 실시형태에서는 사용되지 않는다. 도 6 내지 도 15는 일부 실시형태에 따른, 예시적인 CMOS 장치의 제조 방법의 다른 단계들의 구조를 보인 것이다. 기판(102) 위에서 격리 영역(104), 버퍼 층(106), 절연체 층(108), 채널 층(110), 유전체 층을 포함한 게이트 적층(120), 및 스페이서(118)를 형성하는 단계는 관련 도면에 나타나 있지 않다. 유전체 층 및 게이트 전극(도시 생략됨)을 포함한 게이트 적층 구조물(120)은 채널 층(110)의 제1 부분 위에 배치된다. 스페이서(118)는 게이트 적층 구조물(120)의 측벽을 따라 배치된다.
도 6은 일부 실시형태에 따른, 제조 중에 III-V족 반도체 화합물을 포함한 채널 층(110)을 가진 예시적인 CMOS 장치를 보인 도이다.
단계 502는 일부 실시형태에서 사용되고 일부 다른 실시형태에서는 사용되지 않는다. 도 5의 단계 502에서, 예시적인 CMOS 장치의 S/D 영역(114) 내에 있는 채널(110)의 제2 부분(110-2)이 리세스된다. 도 6에 도시된 것처럼, 채널 층(110)의 제1 부분(110-1)은 게이트 적층 구조물(120)이 위에 배치되는 채널 층(110) 부분을 인용한다. 제2 부분(110-2)은 S/D 영역(114)이 형성되는 부분을 인용한다. 간략히 하기 위해, 채널 층의 제1 및 제2 부분에 대한 설명은 반복하지 않겠다. 단계 502에서, 소스/드레인(S/D) 영역(114)이 형성되기 전에, 채널 층(110)의 제2 부분(110-2)이 처리 기술을 이용하여 에칭되어, 후속적으로 형성되는 소스/드레인(S/D) 영역(114)의 일부가 스페이서(118)의 바닥 높이보다 밑에 있게 한다.
도 7은 도 6의 CMOS 장치를, 일부 실시형태에 따라서 에칭을 통해 채널 층(110)의 제2 부분(110-2)을 리세스하는 단계(502) 후의 모습을 보인 도이다. 일부 실시형태에 있어서, 채널 층(110)을 리세스하는 이 단계를 완료한 때의 구성은 도 7에 도시된 것과 같다.
단계 504는 일부 실시형태에서 사용되고 일부 다른 실시형태에서는 사용되지 않는다. 도 5의 단계 504에서, 도 8의 S/D 영역(113)이 선택적 에피택셜 성장 기술을 이용하여 성장된다. 참조 번호 113과 114는 각각 제조 단계 중 및 후에 형성된 S/D 영역을 설명하기 위해 사용된다. 일부 실시형태에 있어서, 이 단계는 III-V족 반도체 화합물에 대하여 사용된 처리 절차에 따른다. 도 7 및 도 8은 일 실시형태에 따른 소스/드레인(S/D) 영역(113)의 선택적 에피택셜 성장 방법을 개략적으로 보여주고 있다. 이 단계에서의 S/D 영역(113)은 III-V족 반도체 화합물을 포함한다(그러나 어떠한 금속도 없다). 에피택셜 성장을 통한 S/D 영역(113)은 일부 실시형태에 따라서 약 5-200 nm의 두께를 갖고 일 실시형태에서 InAs이다. 다른 실시형태에 있어서, S/D 영역(113)은 GaAs, InP, InSb 또는 다른 적당한 반도체 물질로 형성된다. 일부 실시형태에 있어서, 소스/드레인 영역(113)에서 III-V족 반도체의 선택적 에피택셜 성장 중에, 도펀트는 에피택셜 공정의 일부로서 성장된 층에 주입된다. 일부 다른 실시형태에 있어서, 에피택셜 공정 중에 도펀트가 주입되지 않을 수 있다.
도 8은 도 7의 CMOS 장치의 구조를, 일부 실시형태에 따라서 선택적 에피택셜 성장을 통해 III-V족 반도체 화합물을 포함하는 S/D 영역(113)을 배치한 후의 모습으로 보인 것이다.
도 5의 단계 506 및 508에서, 금속성의 금속-III-V족 반도체 화합물이 S/D 영역(113)에서 금속 코팅 및 어닐링을 통해 형성되고, 이것은 금속-III-V족 반도체 화합물을 포함한 S/D 영역(114)으로 변환된다. 도 9 및 도 10은 일부 실시형태에 따른, 단계 506에서 금속 층을 코팅하는 단계와, 그 다음에 단계 508에서 예를 들면 250 ~ 500℃ 범위의 고온으로 어닐링하는 단계를 포함한, S/D 영역(114)에서 금속성의 금속-반도체 화합물을 형성하는 공정에서의 구조를 보인 도이다.
단계 506에서, 금속 층(210)이 III-V족 반도체 화합물을 포함하는 S/D 영역(113)에 증착된다. 도 9는 일부 실시형태에 따른, 단계 506에서 금속 층으로 코팅된 후의 도 8의 CMOS 장치의 구조를 보인 것이다.
금속 층(210)의 물질은 일부 실시형태에서 니켈이고 일부 다른 실시형태에서는 다른 적당한 금속이다. 스퍼터링, 증발 또는 다른 증착(예를 들면, 화학 기상 증착(CVD)) 방법과 같은 각종의 증착 방법이 예를 들면 니켈을 포함한 금속 층(210)을 형성하기 위해 사용될 수 있다. 각종의 두께가 사용될 수 있다. 일부 실시형태에 있어서, 니켈과 같은 금속 층(210)은 약 5 nm 내지 약 200 nm 범위의 두께를 가질 수 있다. 일부 실시형태에 따르면, 금속 층(210)은 S/D 영역과 반응하도록 충분한 두께를 갖게끔 형성될 것이다.
단계 508에서, 단계 506에서 금속 층(210)으로 코팅된 구조물은 예를 들면 250 ~ 500℃ 범위의 온도인 고온으로 어닐링되어 III-V족 반도체 화합물의 금속성 금속-반도체 화합물을 형성한다. 도 10은 일부 실시형태에 따른, 단계 508에서 고온의 어닐링 단계 후의 도 9의 CMOS 장치를 보인 것이다. 과잉의 금속은 제거된다. 상기 2개의 단계 후에, III-V족 반도체 화합물을 포함한 S/D 영역(113)은 금속-III-V족 반도체 화합물을 포함한 S/D 영역(114)으로 변환된다. S/D 영역(114)의 물질은 금속성의 3원소, 4원소 또는 5원소 물질이다.
도 5의 단계 508 후에, III-V족 반도체 물질의 니켈라이드와 같은 금속-반도체 화합물이 예를 들면 250-500℃ 범위의 온도인 고온의 어닐링을 통하여 도 10의 CMOS 장치에 형성된다. 열적 어닐링은 3원소, 4원소 또는 5원소 니켈라이드 물질을 형성하는 반응을 일으킨다. 어닐링 동작은 원스텝 동작 또는 다중스텝 동작일 수 있다. 일 실시형태에 따르면, 투스텝 어닐링 공정이 사용되는데, 제1 단계는 예를 들면 275-325℃ 온도 범위 내의 저온 단계로 행하여져서 니켈 금속을 하부의 반도체 물질 내로 확산시킨다. 제1 어닐링 단계 후에, 일부 실시형태에 따라서 반응되지 않은 니켈을 제거하기 위한 선택적 에칭 동작이 행하여진다. 이러한 선택적 에칭 동작은 일부 다른 실시형태에서는 사용되지 않는다. 투스텝 어닐링 동작의 제2 어닐링 동작은 예를 들면 325-450℃ 범위의 고온으로 실행된다. 일부 실시형태에 있어서, 제2 어닐링 동작은 위에서 설명한 것처럼 저저항의 열역학적으로 안정된 3원소 물질을 형성한다.
금속성의 금속-반도체 3원소, 4원소 또는 5원소 물질의 예는, 비제한적인 예를 들자면, 니켈라이드를 포함한다. 일부 실시형태에 있어서, 3원소 니켈라이드의 예는 NiInP, NiInAs 및 NiInSb를 포함한다.
도 5를 다시 참조하면, 단계 510-516은 일부 실시형태에 따라서, S/D 영역(114) 위의 제1 금속 접촉 구조물(116) 및/또는 S/D 영역(114)과 접촉하는 제1 금속성 접촉 층(164-1)을 포함한 금속 접촉 구조물을 형성하는 공정을 보인 도이다. 도 11 내지 도 15는 일부 실시형태에 따른 각 단계에서의 구조를 보인 것이다.
단계 510에서, 유전체 물질(126)이 도 10의 반도체 장치 위에 증착되고, 그 다음에 에칭되어 S/D 영역(114) 및 게이트 적층(120) 위에 접촉 개공(127)을 형성한다. 일부 실시형태에 있어서, 유전체 물질(126)은 틈(void)이 없는 층간 유전체(ILD0)이다. 유전체 물질(126)의 예는, 비제한적인 예를 들자면, 이산화실리콘을 포함한다.
도 11은 일부 실시형태에 따른, 도 10의 CMOS 장치 위에 유전체 물질(126)이 증착된 후의 구조의 횡단면도이다.
도 12는 일부 실시형태에 따른, 도 11의 CMOS 장치 위에 접촉 개공을 형성하기 위해 유전체 물질(126)이 에칭된 후의 구조를 보인 도이다. 일부 실시형태에 있어서, 적어도 2개의 접촉 개공(127)이 S/D 영역(114) 위에 있다. 일부 실시형태에 있어서, 적어도 하나의 접촉 개공이 게이트 적층(120) 위에 형성된다.
단계 512는 플라즈마 또는 다른 적당한 방법을 이용하여 접촉 개공을 세정하는 단계이다. 단계 512는 일부 실시형태에서 사용되지만, 일부 다른 실시형태에서는 사용되지 않는다. 도 13은 일부 실시형태에 따른, 도 12의 CMOS 장치의 접촉 개공(127)을 세정하는 공정을 보인 도이다. 일부 실시형태에 있어서, 세정 공정은 플라즈마(128)로 세정하기 전에 CMOS 또는 III-V족 MOSFET 처리에서 행하는 임의의 습식 세정 단계를 포함한다. 일부 실시형태에 있어서, 플라즈마 세정 공정은 S/D 영역(114)을 포함한 도 13의 장치의 표면에서 III-V족 반도체 물질이 제1 금속 층(116-1)의 증착 전에 표면을 퇴화시킬 수 있는 산소 또는 임의의 다른 물질과 같은 반응성 원소에 노출되지 않게 하는 방식으로 실행된다.
단계 514에서, 도 1b에서 도시한 것처럼 3층 구조물(116-1, 116-2 및 116-3을 포함함)을 가진 제1 금속 접촉 구조물(116)이 S/D 영역(114) 위의 접촉 개공(207) 내에 배치된다. 금속 접촉 구조물(116)은 도 1a 및 도 1b에서 설명한 것처럼 금속 층(116-1), 금속 층(116-1)과 접촉하는 확산 장벽(116-2), 및 확산 장벽(116-2)과 접촉하는 금속 플러그(116-3)를 포함한다. 일부 실시형태에 있어서, 도 2 내지 도 4에서 설명한 것처럼 제2 금속성 접촉 층(136-1), 확산 장벽(136-2) 및 금속 플러그(136-3)를 포함하는 유사하거나 동일한 3층 구조물을 가진 제2 금속 접촉 구조물(136)이 게이트 적층(120) 위의 접촉 개공(127) 내에 배치된다. 일부 실시형태에 있어서, 확산 장벽(136-2)은 확산 장벽(116-2)과 동일하고, 금속 플러그(136-3)는 금속 플러그(116-3)와 동일하다. 일부 실시형태에 따르면, 제2 금속성 접촉 층(136-1)은 금속 층(116-1)과 동일하다.
단계 514에서, 금속 접촉 구조물(116)의 각 요소에 대하여, 금속 층(116-1)이 금속 증착 기술을 이용하여 먼저 증착된다. 일부 실시형태에 있어서, 화학 기상 증착(CVD)이 사용된다. 일부 실시형태에 있어서, 접촉 개공(127)의 측벽에 금속 층(116-1)이 증착하는 것을 제한하기 위해 이방성의 지향성 증착 기술이 사용된다. 제2 금속 층인 확산 장벽(116-2)은 그 다음에 CVD 등의 금속 증착 기술을 이용하여 금속 층(116-1) 위에 증착된다. 일부 실시형태에 있어서, 이 증착은 금속 층(116-1)의 표면이 확산 장벽(116-2)의 증착 전에 표면을 퇴화시킬 수 있는 산소 또는 임의의 다른 물질과 같은 임의의 반응성 원소에 노출되지 않게 하는 방식으로 실행된다. 금속 층(116-1) 및 확산 장벽(116-2)의 증착 후에, 금속 플러그(116-3)가 CVD 등의 금속 증착 기술을 이용하여 확산 장벽(116-2) 위에 증착된다. 일부 실시형태에 있어서, 이 증착은 금속 층(116-1 또는 116-2)의 표면이 금속 플러그(116-3)의 증착 전에 표면을 퇴화시킬 수 있는 산소 또는 임의의 다른 물질과 같은 임의의 반응성 원소에 노출되지 않게 하는 방식으로 실행된다.
일부 실시형태에 있어서, 게이트 적층 구조물(120) 위의 제2 금속 접촉 구조물(136)의 제2 금속성 접촉 층(136-1), 확산 장벽(136-2) 및 금속 플러그(136-3)를 포함하는 3개의 층은 금속 층(116-1), 확산 장벽(116-2) 및 금속 플러그(116-3)에 대하여 위에서 설명한 방법을 이용하여 각각 증착된다.
도 14는 일부 실시형태에 따른, S/D 영역(114)과 접촉하는 금속 층(116-1)을 포함한 제1 금속 접촉 구조물(116), 및 게이트 적층 구조물(120)과 접촉하는 제2 금속성 접촉 층(136-1)을 포함한 제2 금속 접촉 구조물(136)을 증착하는 단계 후에 도 13의 예시적인 CMOS 장치를 보인 것이다.
도 1a 및 도 1b에서 설명한 것처럼, 제1 금속 접촉 구조물(116)은 금속 층(116-1), 금속 층(116-1)과 접촉하는 확산 장벽(116-2), 및 확산 장벽(116-2)과 접촉하는 금속 플러그(116-3)를 포함한다. 금속 층(116-1)의 예는, 비제한적인 예를 들자면, Ni 및 Pd를 포함한다. 확산 장벽(116-2)의 예는, 비제한적인 예를 들자면, TiN을 포함한다. 금속 플러그(116-3)의 예는, 비제한적인 예를 들자면, 텅스텐(W)을 포함한다. 게이트 적층(120) 위의 제2 금속 접촉 구조물(136)은 일부 실시형태에 있어서 유사하거나 동일한 구조물을 또한 갖는다.
일부 실시형태에 있어서, 게이트 적층(120) 위의 제2 금속 접촉 구조물(136)은 제2 금속성 접촉 층(136-1), 제2 금속성 접촉 층(136-1)과 접촉하는 확산 장벽(136-2), 및 확산 장벽(136-2)과 접촉하는 금속 플러그(136-3)를 포함한다. 일부 실시형태에 따르면, 제2 금속성 접촉 층(136-1)은 금속 층(116-1)과 동일한 금속 층이다. 제2 금속성 접촉 층(136-1)의 예는, 비제한적인 예를 들자면, Ni 및 Pd를 포함한다. 확산 장벽(136-2)의 예는, 비제한적인 예를 들자면, TiN을 포함한다. 금속 플러그(136-3)의 예는, 비제한적인 예를 들자면, 텅스텐(W)을 포함한다.
단계 516에서, 구조물은 단계 508과 유사한 공정에 따라서 어닐링된다. 간략히 하기 위해, 그 세부는 반복하지 않는다.
도 15는 일부 실시형태에 따른, 예를 들면 250-500℃ 범위의 고온에서의 어닐링 단계 후의 도 14의 예시적인 CMOS 장치를 보인 것이다.
단계 516 후에, S/D 영역(114) 위의 제1 금속 접촉 구조물(116)은 S/D 영역(114)과 접촉하는 제1 금속성 접촉 층(116-4)을 포함한다. 제1 금속성 접촉 층(116-4)은 적어도 하나의 금속-III-V 반도체 화합물을 포함한다. 일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)은 S/D 영역에 부분적으로 또는 전체적으로 매립된다. 제1 금속성 접촉 층(116-4)은 S/D 영역(114)의 III-V족 반도체 화합물과 금속 층(116-1) 간의 반응에 의해 형성된다.
일부 실시형태에 있어서, 제1 금속성 접촉 층(116-4)은 NiInP, NiInAs 및 NiInSb와 같이, III-V족 반도체 화합물의 니켈라이드 화합물과 같은 금속성 3원소 화합물이다. 이들은 단순히 예이고, 다른 실시형태에서는 다른 적당한 3원소 니켈라이드 물질 또는 다른 적당한 금속 반도체 3원소, 4원소 또는 5원소 물질이 사용될 수 있다.
일부 실시형태에 있어서, 제2 금속성 접촉 층(136-1)은 제1 금속성 접촉 층(116-4)과 유사하고, 금속-III-V족 반도체 화합물을 포함한다.
일부 실시형태에 있어서, S/D 영역 내의 III-V족 반도체 화합물은 산화되어 고저항의 자연 산화물층을 형성한다. 도 16a 및 도 16b는 일부 실시형태에 따른, 도 14 및 도 15의 구조물에서, 단계 516의 전 및 후에 고저항의 자연 산화물층(115)을 가진 S/D 영역(114)을 보인 것이다. 단계 514에서의 금속화 공정 및 단계 516에서의 어닐링 공정 후에, III-V족 반도체의 자연 산화물층(115)은 제1 금속성 접촉 층(116-4)의 형성 중에 반응성 확산을 통하여 분산된다. 계면의 자연 산화물층이 없이 S/D 영역(114)과 접촉하는 제1 금속성 접촉 층(116-4)은 금속 접촉 구조물(116)과 S/D 영역(114) 사이에 저저항의 접촉을 제공한다.
일부 실시형태에 있어서, 제1 금속 접촉 구조물(116)은 3층 구조물의 측벽에 과잉의 반응성 금속 층(116-1)을 갖지 않는다.
도 17a 및 도 17b는 일부 실시형태에 따른, 도 14 및 도 15의 단계 후에, 에칭된 접촉 개공의 측벽에 과잉의 반응성 금속(금속 층(116-1))을 갖지않은 S/D 영역(114)을 보인 것이다.
도 18a 및 도 18b는 일부 실시형태에 따른, 도 14 및 도 15의 구조물에 각각 대응하는, 단계 516의 전 및 후에 폴리실리콘을 포함한 게이트 적층(120)을 보인 것이다. 게이트 적층(120)은 일부 실시형태에서 폴리실리콘을 포함하지만, 일부 다른 실시형태에서는 폴리실리콘을 포함하지 않는다. 도 18a에 도시된 것처럼, 게이트 적층(120) 위의 제2 금속 접촉 구조물(136)은 위에서 설명한 것처럼 제2 금속성 접촉 층(136-1), 확산 장벽(136-2) 및 금속 플러그(136-3)를 포함한 3층 구조를 갖는다. 도 5의 어닐링 단계(516) 후에, 도 18b에 도시된 것처럼, 제2 금속성 접촉 층(136-1)은 게이트 적층 구조물(120)의 폴리실리콘과 반응하여 금속성 실리사이드 화합물을 포함한 접촉 층(136-4)을 형성한다. 이 실리사이드를 함유한 제2 금속성 접촉 층은 136-4로 표시되어 있다. 실리사이드를 함유한 제2 금속성 접촉 층(136-4)의 금속성 실리사이드 화합물은 게이트 적층(120) 내로 확산하여 게이트 적층(120)에 매립될 수 있다. 일부 실시형태에 있어서, 게이트 적층(120)은 금속 전극만(어떠한 폴리실리콘도 없음)을 포함하고; 전체 금속 접촉 구조물(136)은 게이트 적층(120) 위에 있다.
각종 실시형태로서, 외부/외인성 저항 및 S/D 연장 영역에서의 저항을 감소시키는 III-V족 화합물 반도체 장치 및 그 제조 방법이 제공된다.
일부 실시형태에 있어서, 반도체 장치는 반도체 기판; 반도체 기판 위의 적어도 하나의 III-V족 반도체 화합물로 된 채널 층; 채널 층의 제1 부분 위의 게이트 적층; 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역; 및 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 S/D 영역 위의 제1 금속 접촉 구조물을 포함한다. 채널의 제2 부분 위의 소스/드레인 영역은 적어도 제2의 III-V족 반도체 화합물을 포함한다. 채널의 제2 부분 위에 있는 제1 금속 접촉 구조물의 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.
일부 실시형태에 있어서, 상기 제1 금속성 접촉 층은 S/D 영역에 부분적으로 매립된다. 일부 실시형태에 있어서, 제1 금속성 접촉 층 내의 적어도 하나의 금속-III-V족 반도체 화합물은 적어도 하나의 금속 및 S/D 영역 내의 적어도 제2의 III-V족 반도체 화합물로 된 물질이다. 일부 실시형태에 있어서, S/D 영역은 금속-III-V족 반도체 화합물을 또한 포함한다. 일부 실시형태에 있어서, 제1 금속성 접촉 층 내의 적어도 하나의 금속-III-V족 반도체 화합물 및 S/D 영역 내의 금속-III-V족 반도체 화합물은 니켈라이드이다.
일부 실시형태에 있어서, 제1 금속 접촉 구조물은 금속성 접촉 층과 접촉하는 확산 장벽 및 확산 장벽과 접촉하는 금속 플러그를 또한 포함한다.
일부 실시형태에 있어서, 반도체 장치는 게이트 적층의 측벽을 따라 배치된 스페이서를 또한 포함하고, 여기에서 S/D 영역은 리세스되어 S/D 영역의 일부가 스페이서의 바닥 높이 밑에 있게 한다. 일부 실시형태에 있어서, 반도체 장치는 게이트 적층 구조물 위에 제2 금속 접촉 구조물을 또한 포함한다. 제2 금속 접촉 구조물은 게이트 적층 구조물과 접촉하는 제2 금속성 접촉 층을 포함한다. 일부 실시형태에 있어서, 게이트 적층 구조물의 게이트 전극은 금속이고, 제2 금속성 접촉 층은 게이트 구조물의 상부 표면 위에 배치된다. 일부 다른 실시형태에 있어서, 게이트 적층 구조물은 폴리실리콘을 포함하고, 제2 금속성 접촉 층은 금속 실리사이드를 포함하며 게이트 적층 구조물에 부분적으로 매립된다. 일부 실시형태에 있어서, 제2 금속 접촉 구조물은 제2 금속성 접촉 층과 접촉하는 확산 장벽 및 확산 장벽과 접촉하는 금속 플러그를 또한 포함한다.
일부 실시형태에 있어서, 반도체 장치를 형성하는 방법은 반도체 기판 위에 적어도 하나의 III-V족 반도체 화합물의 채널 층을 제공하는 단계와; 채널 층의 제1 부분 위에 게이트 적층 구조물을 형성하는 단계와; 채널 층의 제2 부분 위에 소스 영역 및 드레인(S/D) 영역을 형성하는 단계와; S/D 영역 위에 제1 금속 접촉 구조물을 형성하는 단계를 포함한다. 제1 금속 접촉 구조물은 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함한다. 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다.
일부 실시형태에 있어서, 소스 영역 및 드레인(S/D) 영역을 형성하는 단계는 S/D 영역에 III-V족 반도체 화합물로 금속성 물질을 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 금속성 물질을 형성하는 단계는 채널 층의 제2 부분 위에 적어도 하나의 III-V족 반도체 화합물을 제공하는 단계와; S/D 영역에서 III-V족 반도체 화합물 위에 금속 층을 증착하는 단계를 포함하고, 그 다음에 반도체 장치를 어닐링하는 단계가 이어진다.
일부 실시형태에 있어서, S/D 영역 위에 제1 금속 접촉 구조물을 제공하는 단계는 S/D 영역과 접촉하는 금속 층을 형성하는 단계와; 금속 층과 접촉하는 확산 장벽을 형성하는 단계와; 확산 장벽과 접촉하는 금속 플러그를 제공하는 단계를 포함한다.
일부 실시형태에 있어서, S/D 영역 위에 제1 금속 접촉 구조물을 제공하는 단계는 어닐링 단계를 통하여 적어도 하나의 금속-III-V족 반도체 화합물을 포함하는 제1 금속성 접촉 층을 형성하는 단계를 포함한다.
일부 실시형태에 있어서, 반도체 장치를 형성하는 방법은 게이트 적층의 측벽을 따라 스페이서를 형성하는 단계를 또한 포함한다. 일부 실시형태에 있어서, 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계는 스페이서의 바닥 높이 밑에 소스 영역의 일부 및 드레인 영역의 일부를 배치하는 단계를 포함한다.
일부 실시형태에 있어서, 게이트 적층 구조물은 금속 또는 폴리실리콘을 포함한다. 일부 실시형태에 있어서, 반도체 장치 형성 방법에 있어서, 제1 금속 접촉 구조물을 형성하는 단계는 게이트 적층 구조물의 상부 표면 위에 금속 층을 형성하는 단계와; 금속 층과 접촉하는 확산 장벽을 형성하는 단계와; 확산 장벽을 금속 플러그로 채우는 단계와; 반도체 장치를 어닐링하는 단계를 포함한다.
일부 실시형태에 있어서, 반도체 장치는 반도체 기판; 반도체 기판 위에 적어도 제1의 III-V족 반도체 화합물로 된 채널 층; 채널 층의 제1 부분 위에 있는 게이트 적층 구조물; 채널 층의 제2 부분 위에 배치되고 적어도 제2의 III-V족 반도체 화합물을 포함하는 소스 및 드레인(S/D) 영역; S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 S/D 영역 위의 제1 금속 접촉 구조물; 및 게이트 적층 구조물 위의 제2 금속성 접촉 층을 포함하는 제2 금속 접촉 구조물을 포함한다. 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한다. 일부 실시형태에 있어서, 제2 금속성 접촉 층은 게이트 적층 구조물과 직접 접촉한다. 일부 실시형태에 있어서, 게이트 적층 구조물 위에 있는 제2 금속 접촉 구조물의 제2 금속성 접촉 층은 금속 실리사이드를 포함한다. 일부 실시형태에 있어서, 실리사이드를 포함한 제2 금속성 접촉 층은 게이트 적층 구조물에 부분적으로 매립된다.
비록, 본 발명을 예시적인 실시형태에 따라서 설명하였지만, 본 발명은 이들 실시형태로 제한되는 것이 아니다. 오히려, 첨부된 특허청구범위는 이 기술에 숙련된 사람에 의해 만들어질 수 있는 다른 변형예 및 실시형태를 포함하는 것으로 폭넓게 해석되어야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 적어도 제1의 III-V족 반도체 화합물로 된 채널 층;
    상기 채널 층의 제1 부분 위의 게이트 적층 구조물;
    상기 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역(S/D 영역) - 상기 소스 영역 및 상기 드레인 영역은 적어도 제2의 III-V족 반도체 화합물을 포함함 -;
    상기 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하는 상기 S/D 영역 위의 제1 금속 접촉 구조물을
    포함하고,
    상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 금속성 접촉 층은 상기 S/D 영역에 부분적으로 매립된 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 금속성 접촉 층의 적어도 하나의 금속-III-V족 반도체 화합물은 적어도 하나의 금속과 상기 S/D 영역의 적어도 제2의 III-V족 반도체 화합물로 된 물질인 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 S/D 영역은 금속-III-V족 반도체 화합물을 더 포함한 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 금속 접촉 구조물은 상기 제1 금속성 접촉 층과 접촉하는 확산 장벽 및 이러한 확산 장벽과 접촉하는 금속 플러그를 더 포함한 것인, 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 적층의 측벽을 따라 배치된 스페이서를 더 포함하고, 상기 S/D 영역은 리세스되어 상기 S/D 영역의 일부가 상기 스페이서의 바닥 높이 밑에 있게 되는 것인, 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 적층 구조물 위의 제2 금속 접촉 구조물을 더 포함하고, 상기 제2 금속 접촉 구조물은 상기 게이트 적층 구조물과 접촉하는 제2 금속성 접촉 층을 포함한 것인, 반도체 장치.
  8. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판 위에 적어도 하나의 III-V족 반도체 화합물의 채널 층을 제공하는 단계;
    상기 채널 층의 제1 부분 위에 게이트 적층 구조물을 형성하는 단계;
    상기 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역(S/D 영역)을 형성하는 단계;
    상기 S/D 영역 위에 제1 금속 접촉 구조물을 형성하는 단계를
    포함하고,
    상기 제1 금속 접촉 구조물은 상기 S/D 영역과 접촉하는 제1 금속성 접촉 층을 포함하고, 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함한 것인, 반도체 장치 형성 방법.
  9. 제8항에 있어서, 상기 제1 금속 접촉 구조물을 형성하는 단계는,
    상기 게이트 적층 구조물의 상부 표면 위에 금속 층을 형성하는 단계;
    상기 금속 층과 접촉하는 확산 장벽을 형성하는 단계;
    상기 확산 장벽을 금속 플러그로 채우는 단계; 및
    상기 반도체 장치를 어닐링하는 단계를
    포함한 것인, 반도체 장치 형성 방법.
  10. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 적어도 제1의 III-V족 반도체 화합물로 된 채널 층;
    상기 채널 층의 제1 부분 위에 있는 게이트 적층 구조물;
    상기 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역(S/D 영역) - 상기 소스 영역 및 상기 드레인 영역은 적어도 제2의 III-V족 반도체 화합물을 포함함 -;
    상기 S/D 영역과 접촉하는 제1 금속성 접촉 층 - 상기 제1 금속성 접촉 층은 적어도 하나의 금속-III-V족 반도체 화합물을 포함함 - 을 포함하는 상기 S/D 영역 위의 제1 금속 접촉 구조물; 및
    상기 게이트 적층 구조물 위의 제2 금속 접촉 구조물을
    포함하고,
    상기 제2 금속 접촉 구조물은 상기 게이트 적층 구조물과 접촉하는 제2 금속성 접촉 층을 포함하는 것인, 반도체 장치.
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