CN103165536B - 栅极边缘位错的夹断控制 - Google Patents

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Abstract

所描述的工艺和结构的实施例提供了一种用于改善载流子迁移率的机构。通过首先分配(amortizing)源极和漏极区域，然后通过使用退火工艺在低预热温度下再结晶该区域将位错形成在位于栅极结构之间或位于栅极结构和隔离结构之间的栅极或漏极区域中。可以在再结晶区域上方形成掺杂外延材料。由掺杂外延材料产生在源极或漏极区域中的位错和应变有助于提高载流子迁移率。本发明还提供了一种栅极边缘位错的夹断控制。

Description

栅极边缘位错的夹断控制
相关申请的交叉参考
本发明涉及以下两篇美国专利申请，这两个专利申请的全部公开内容通过引用结合到本文中：于2010年7月6日提交的第13/177,309号U.S.专利申请“ASemiconductorDevicewithaDislocationStructureandMethodofFormingtheSame”以及于2011年2月17日提交的第13/029,378号美国专利申请“IntegratedCircuitsandFabricationMethodsThereof”。本申请还涉及与本申请同日提交的第__(代理机构编号TSMC2011-0492)号美国专利申请“MechanismsforFormingStrssorRegionsofaSemiconductorDevice”，该申请的全部公开内容通过引用结合到本文中。
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种栅极边缘位错的夹断控制。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即，每个芯片区域的互连器件数量)，而减小了几何尺寸(即，使用制造工艺可以产生的最小部件)。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关成本。这种按比例缩小还增加了处理和制造IC的复杂性，为了这些将要实现的发展，IC制造方面需要类似的发展。
例如，在通过各种技术节点按比例地缩小了半导体器件(诸如，金属氧化物半导体场效应晶体管(MOSFET))的同时，实现了应变的源极/漏极器件来提高载流子迁移率并改善器件性能。应力导致半导体晶格变形或应变，这会影响能带排列(bandalignment)以及半导体的电荷输送性能。通过对成品器件中的应力的振幅和分布进行控制，制造商可以提高载流子迁移率并且改善器件性能。尽管现有的用于形成IC器件的应激源(stressor)区域的方法已经大体上满足了其预期目的，但这些方法仍无法完全满足所有方面。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供具有栅极堆叠件的衬底；实施预非晶注入(PAI)工艺，以在所述衬底上形成非晶区域；以及实施退火工艺，以再结晶所述非晶区域，从而形成再结晶区域，其中，所述退火工艺包括：在大约400℃至大约750℃的范围内的温度下进行预热，并且退火温度等于或大于大约900℃。
在该方法中，所述再结晶区域包含位错。
在该方法中，实施所述PAI工艺包括：利用硅(Si)或锗(Ge)注入物质来注入所述衬底。
在该方法中，所述退火工艺包括：快速热退火(RTA)工艺、毫秒热退火(MSA)工艺、或微秒热退火(μSA)工艺。
在该方法中，还包括：在衬底上形成凹部区域，其中，所述凹部区域位于所述再结晶区域上方；以及在所述凹部区域中形成外延应力诱导材料。
在该方法中，所述外延应力诱导材料包括：SiC、SiP、或SiCP。
在该方法中，还包括：在实施所述退火工艺之前，在所述衬底上方形成应力膜；以及在实施所述退火工艺之后，去除所述应力膜。
在该方法中，所述非晶区域邻近隔离结构。
在该方法中，所述位错和所述外延应力诱导材料在所述栅极堆叠件下方的所述沟道区域中施加应力。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供具有栅极堆叠件的衬底；实施预非晶注入(PAI)工艺，以在所述衬底上形成非晶区域；实施退火工艺，以再结晶所述非晶区域，其中，所述退火工艺包括：在大约400℃至大约750℃的范围内的温度下进行预热，并且退火温度等于或大于大约900℃；在所述衬底上形成凹部区域，其中，所述凹部区域位于所述再结晶区域上方；以及在所述凹部区域中形成外延应力诱导材料。
根据本发明的又一方面，提供了一种半导体器件，包括：半导体衬底；栅极结构，设置在所述半导体衬底的沟道区域上方，其中，所述栅极结构邻近隔离结构；以及第一应力区域，设置在所述半导体衬底中，所述第一应力区域包含位错，其中，所述第一应力区域位于所述栅极结构和所述隔离结构之间。
在该器件中，所述第二应力区域设置在所述半导体衬底中并且位于所述第一应力区域上方，所述第二应力区域包含外延应力诱导材料。
在该器件中，在所述半导体衬底内，所述第一应力区域比所述第二应力区域更深。
在该器件中，所述位错形成在方向[111]上。
在该器件中，所述方向[111]具有大约45度至大约65度的角度，相对于与所述半导体衬底表面相平行的轴测量出所述角度。
在该器件中，所述位错从所述第一应力区域延伸穿过所述第二应力区域。
在该器件中，所述位错具有设置在所述半导体衬底中的位于小于大约100纳米的深度处的夹断点，从所述半导体衬底的表面测量出所述深度。
在该器件中，所述第一应力区域具有在大约至大约的范围内的深度。
在该器件中，所述第二应力区域具有在大约20nm至大约200nm的范围内的宽度。
在该器件中，包括所述栅极结构的晶体管是n型金属氧化物半导体(n-typemetal-oxide-silicon，NMOS)场效应晶体管(FET)，并且其中，所述外延应力诱导材料包括SiC、SiP、或SiCP。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据一些实施例的半导体器件100；
图2A示出了根据一些实施例的位于衬底上方与隔离结构相邻的栅极结构；
图2B示了是根据一些实施例的两个退火工艺的退火曲线，这两个退火工艺用于再结晶非晶区域从而形成再结晶区域。
图2C示出了根据一些实施例的带有用于不同的退火工艺的不同夹断点(pinchoffpoint)的位错；
图2D和图2E示出了根据一些实施例的两个分开的退火工艺的温度示意图；
图3是示出了根据本公开的各个方面的形成半导体器件的方法的流程图；
图4至图10示出了在根据图3的方法的各个制造阶段中的半导体的一个实施例的示意型横截面侧视图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。可以理解，本领域的技术人员将能够想到各种等效设置，尽管在此没有详细地描述这些等效设置，但其仍是本发明原理的具体表现。
受益于本发明的一个或多个实施例的器件的实例是带有场效应晶体管(FET)的半导体器件。这种器件，例如，是互补金属氧化物半导体(CMOS)场效应晶体管。以下公开的内容将继续利用该实例来说明本发明的各个实施例。然而，可以理解，除非另有说明，否则本发明不应局限于具体的器件类型。
图1示出了根据一些实施例的半导体器件100。器件200包括衬底110，该衬底包括位于每个栅极结构120的两侧的源极区域和漏极区域(未示出)。沟道区域(未示出)位于源极区域和漏极区域之间。栅极结构120包括栅极堆叠件122。在一些实施例中，栅极堆叠件122包括一个或多个栅极介电层和栅电极。在一些实施例中，栅极结构120还包括设置在栅极堆叠件122的侧壁上的栅极隔离件124。图1还示出，半导体器件100包括应激源区域152(从非晶相位的再结晶而成)具有位错(dislocation)160。位错160在应激源区域152中施加应力，该应力提高了载流子迁移率。
位错160在夹断点162处开始形成。再结晶首先出现在结晶/非晶区域界面处，用曲线131表示。在一些实施例中，如图1所示，在从曲线131的底部界面开始的方向[100]上在晶体生长以及在从曲线131的侧部界面开始的方向[110]上在晶体生长的界面处形成了位错160。根据一些实施例，位错160在方向[111]上。方向[111]具有角度θ，该角度在大约45度至大约65度的范围内，关于平行于衬底110的表面的轴线来测量该角度。
夹断点162具有横向缓冲部164和纵向缓冲部166。该横向缓冲部164和纵向缓冲部166根据设计说明而形成并且受到了退火工艺的影响，该退火工艺用于使应激源区域152再结晶。在一些实施例中，夹断点162具有约5至约20纳米的横向缓冲部以及约10至约40纳米的纵向缓冲部166。在一些实施例中，将夹断点162形成为不位于沟道区域内。后面将描述形成位错160和应激源区域152的细节。
图2A示出了根据一些实施例的位于衬底110上的与隔离结构125相邻的栅极结构120。该栅极结构和隔离结构125也是半导体器件100的部分。隔离结构125包括填充有介电材料(诸如，氧化硅)的开口127。在一些实施例中，隔离区域125还包括介电衬垫(未示出)。在一些实施例中，绝缘结构125是浅沟槽隔离件。如上所述，应激源区域(诸如，图1的区域152)中的位错形成在应激源区域152的再结晶过程中，在再结晶之前该区域152是非晶的。在非晶区域(诸如，区域152)和硅衬底110之间的界面处开始再结晶。由于相邻的隔离结构125、区域152’的区域153被再结晶后将出现大量不期望的位错，这是因为，硅晶体结构无法适当地形成在填充有电介质的隔离结构125上。除了形成了不期望的位错以外，隔离结构125还可能干扰区域152’中的位错的形成。当区域152(再结晶的)的底部的再结晶的[100]结晶取向与区域152的侧部的[110]结晶取向相遇时，形成了位错160。如上所述，该位错在夹断点处开始。非晶的以及填充有氧化物的绝缘结构125的存在可能影响夹断点的形成，这是因为，在底部界面(方向100)处靠近隔离结构125的再结晶会受到隔离区域125的存在的限制。因此，在区域152’中可能不会形成位错。
在作为包括了栅极结构120的晶体管的源极或漏极区域的区域152’中不形成位错160可能会降低晶体管的性能。因此，需要寻求一种在与隔离结构125相邻的再结晶区域152’中形成位错的方法。
如上所述，位错160形成在退火操作过程中，该退火操作用于将非晶区域再结晶成区域152。该退火工艺可能会影响位错160的产生(夹断点162的形成)和生长。
在一些实施例中，该退火工艺包括预热操作，该预热操作最小化或甚至消除了末端(EOR)缺陷，该末端缺陷是残留在非晶/结晶的界面处的缺陷。根据一些实施例，在大约200℃至大约700℃的温度下执行该预热操作。在一些实施例中，在大约10秒至大约10分钟的范围内执行该预热操作。
在一些实施例中，该退火工艺是迅速地升高衬底110的温度的热退火工艺。例如，热退火可以包括但并不限于：尖峰退火、毫秒退火(MSA)、微秒退火(μSA)等。也称为快速热退火(RTA)的尖峰退火使用加热灯(诸如，卤钨灯)来迅速升高衬底的温度。在一些实施例中，升降温速率(temperatureramprate)在大约50℃/秒至大约300℃/秒的范围内。
图2B示出了根据一些实施例的两个退火工艺的退火曲线，这两个退火工艺用于使非晶区域再结晶从而形成诸如图1和图2A中的两个再结晶区域152和152’。该退火工艺是尖峰退火。其中一个退火工艺在持续时间Tpreheat中将衬底110预热到温度T1，并且随后升温(rampup)到退火峰值温度Tpeak。然后将衬底冷却。如图2B所示，在Tpeak上的退火持续时间被表示成tpeak-50C，该持续时间是位于加热到Tpeak-50C(峰值温度减去50℃)和冷却到Tpeak-50C之间的持续时间。该退火温度曲线被表现成曲线201。在一些实施例中，T1在大约300℃至大约750℃的范围内，并且在一些实施例中，tpreheat在大约1秒至大约120秒的范围内。峰值退火温度(Tpeak)等于或大于大约900℃，并且tpeak-50C在大约0.5秒至大约5秒的范围内。
图2B还示出了另一个以曲线202表示的退火工艺。该退火工艺(退火曲线202)具有低于T1的预热温度T2。研究显示，较低的预热温度可以使夹断点262’(如图2C所示)出现在较低的位置上，即，更远离衬底110的表面。图2C示出了带有夹断点262’的位错260’，根据一些实施例，该位错由预热温度为T1的退火工艺形成并且遵循退火曲线201。图2C还示出了带有夹断点262”的位错260”，该位错由其他带有退火曲线202以及较低的预热温度T2的退火工艺形成。夹断点262”低于(以衬底表面为参照)夹断点262’。尽管图2C示出了两个分离的位错260’和260”，但在一些实施例中，位错260’和260”彼此相叠，区别在于262”在低于262’的位置上开始。在较低的温度下形成夹断点262”甚至能够实现在与隔离结构(诸如，图2A的区域252’)相邻的源极和/或漏极区域中形成位错260”。在一些实施例中，预热温度在大约200℃至大约700℃的范围内。
除了也被称为尖峰退火的快速热退火(RTA)以外，还可以使用其他类型的退火工艺来实现上述退火目的。例如，在一些实施例中，使用毫秒退火(MSA)来退火非晶区域并且在该区域中形成位错。在一些实施例中，MSA使用Xe/Ar灯来将衬底温度迅速升高以达到退火温度。在一些实施例中，升降温速率在大约100,000℃/秒至大约1,000,000℃/秒的范围内。
图2D示出了根据一些实施例的MSA的温度示意图。利用曲线203来表示退火温度曲线。在一些实施例中，退火工艺包括在温度Tpreheatlaser下进行预热，该预热时间为tpreheatlaser。在衬底110被预热之后，衬底温度迅速升高至峰值退火温度Tpeaklaser。衬底110在峰值温度下退火，退火持续时间为tpeaklaser，该时间在毫秒范围内，诸如，在大约1毫秒至大约100毫秒的范围内。根据一些实施例，在退火之后，用于执行预热的加热工艺将继续持续另一段时间tposthearlaser，从而在MSA期间和刚结束之后保持衬底的温度。通过控制预热温度来控制夹断点和位错的位置。在一些实施例中，Tpreheat laser在大约400℃至大约800℃的范围内，并且在一些实施例中，tpreheat在大约0.5秒至大约10秒的范围内。在一些实施例中，峰值退火温度Tpeaklaser等于或大于大约1000℃，并且tpeaklaser在大约1毫秒至大约20毫秒的范围内。由于MSA的持续时间比尖峰退火(或RTA)的持续时间短，所以需要更高的峰值温度。
除了RTA和毫秒退火以外，也可以使用其他类型的热退火。热退火的另一个实例是微秒退火(或μSA)，在该退火中衬底温度在几微秒内迅速从大约400-500℃升高到大约1000℃。在一些实施例中，μSA使用二极管激光或CO2激光来迅速升高衬底温度从而达到退火温度。在一些实施例中，升降温速率在大约1,000,000℃/秒至大约100,000,000℃/秒的范围内。
图2E示出了根据一些实施例的μSA的温度示意图。曲线204代表了退火温度曲线。在一些实施例中，还称为闪光退火的微秒退火包括在温度Tpreheat-flash下预热，预热持续时间为tpreheat-flash。在衬底110被预热之后，衬底温度迅速升高至峰值退火温度Tpeak-flash。衬底在峰值温度下退火，退火持续时间为tpeak-flash，该时间在微秒(μs)范围内，诸如，在大约1μs至大约100μs的范围内。根据一些实施例，在退火之后，用于执行预热的加热工艺将继续持续另一段时间tpostheat-flash，从而在μSA期间和刚结束之后保持衬底的温度。如上所述，利用预热温度来控制夹断点和位错的位置。在一些实施例中，Tpreheat-flash在大约400℃至大约800℃的范围内，并且在一些实施例中，tpreheat在大约0.5秒至大约10秒的范围内。在一些实施例中，峰值退火温度Tpeak-flash等于或大于大约1100℃，并且tpeak-flash在大约1微秒至大约500微秒的范围内。由于μSA的持续时间比RTA和MSA的持续时间短，所以需要比RTA和MSA更高的峰值温度。
参考图3和图4-图10，下面整体描述的是方法170以及半导体器件200。半导体器件200示出了集成电路或其部分，该半导体器件包括有源器件，诸如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管和/或高频晶体管；其他适当的部件；和/或其组合。半导体器件200可以额外地包括无源器件，诸如，电阻器、电容器、电感器和/或熔丝。可以理解，可以通过CMOS技术工艺处理来形成半导体器件200，并且由此在本文中不对一些工艺进行详细描述。在方法100之前、期间以及之后可以提供额外的操作，并且对该方法的其他实施例而言，可以对下面所述的一些操作进行替换或去除。另外，可以理解，可以在半导体器件200中添加额外的部件，并且对半导体器件200的其他实施例而言，下面所述的一些部件可以被替换或去除。
参考图3，描述了根据本发明的各个方面的制造半导体器件200的方法170。该方法170以操作172为开始，在该操作中提供了衬底。该衬底包括带有栅极堆叠的栅极结构。方法170继续进行操作174，在该操作中在衬底上执行了预非晶注入(PAI)工艺。方法170继续进行操作176，在该操作中将任选的应力膜沉积在衬底上。方法170继续进行操作178，在该操作中在衬底上执行了退火工艺。方法170继续进行操作180，在该操作中去除了应力膜。然而，如果没有沉积应力膜，那么就不需要操作180。在一些实施例中，如果没有沉积应力膜，那么在操作180或操作178中完成应变区域的形成。在一些实施例中，如下所述地在应变区域中形成凹部区域。
在一些实施例中，方法170继续进行操作182，在该操作中在衬底上形成了凹部区域。方法170继续进行操作184，在该操作中在衬底上实施外延生长。下面的论述示出了根据图3的方法170制造的半导体器件200的多个实施例。
图4至图10示出了在根据图1的方法170的各个制造阶段中的半导体器件200的一个实施例的示例性横截面侧视图。参考图4，半导体器件200包括衬底210。在本实施例中，衬底210是包含硅的半导体衬底。衬底210可选地包括：包括晶体硅和/或晶体锗的元素半导体；包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或其组合。在一些衬底210是合金半导体的实施例中，该合金半导体衬底具有梯度SiGe部件，从梯度SiGe部件的一个位置到另一个位置上，该部件中的Si和Ge组分从一个比例变化成的另一个比例。在一些实施例中，合金SiGe形成在硅衬底上方，和/或SiGe是应变的。在又一个可选设置中，半导体衬底是绝缘体上半导体(SOI)。
如现有技术(例如，p型阱或n型阱)那样，根据设计要求，衬底210包括多个掺杂区域。这些掺杂区域掺杂有p型掺杂剂，诸如，硼或BF2，和/或n型掺杂剂，诸如，磷或砷。在一些实施例中，掺杂区域直接形成在衬底210上、P阱结构中、N阱结构中、双阱结构中或使用凸起结构。该掺杂区域包括多种有源区域，诸如，被配置用于N型金属氧化物半导体晶体管(称为NMOS)的区域以及被配置用于P型金属氧化物半导体晶体管(称为PMOS)的区域。
在一些实施例中，衬底210包括用于限定和隔离衬底210的各个有源区域的隔离区域。该隔离区域使用隔离技术，诸如，浅沟道隔离(STI)或硅的局部氧化(LOCOS)来限定和电隔离各个区域。该隔离区域包括氧化硅、氮化硅、氮氧化硅、其他适当的材料、或其组合。
进一步参考图4，衬底210包括设置在沟道区域上方的栅极结构220。在一些实施例中，衬底210还包括位于栅极结构220之一的两侧上的源极区域和漏极区域，该沟道区域是位于源极区域和漏极区域之间的区域。在一些实施例中，轻掺杂漏极(LDD)形成在衬底210中。部分LDD可以形成在栅极结构220下面。对NMOS晶体管而言，N型轻掺杂漏极(LDD)由n型掺杂剂(诸如，磷、砷和/或其他V族元素)形成。在一些实施例中，还在衬底210中形成P型袋状(pocket)掺杂区域。
栅极结构220包括多个栅极材料层。在本实施例中，栅极结构220包括栅极堆叠件222，该栅极堆叠件包括一个或多个栅极介电层和栅电极。栅极结构220还包括设置在栅极堆叠222的侧壁上的栅极隔离件224。栅极结构220被假想的中心线分成两个基本相等的半部。
在衬底210上方形成适当厚度的栅极堆叠222。在一个实例中，栅极堆叠件222包括多晶的硅(或多晶硅)层。在一些实施例中，为了适当的传导性，对多晶硅层进行了掺杂。可选地，例如，如果形成了伪栅极并且随后利用栅极替换工艺替换该伪栅极，则不需要对多晶硅进行掺杂。在另一个实例中，栅极堆叠件222包括具有适当功函的传导层，因此，栅极堆叠件222还称为功函层。为了提高器件性能，该功函层包括适当的材料，使得该层可以被调节成具有适当的功函。例如，如果需要的是用于NMOS器件的N型功函金属(N金属)，那么使用Ta、TiAl、TiAlN或TaCN。在一些实施例中，该功函层包括经过掺杂的传导性氧化物材料。在一些实施例中，栅极堆叠件222包括其他传导材料，诸如，铝、铜、钨、金属合金、金属硅化物、其他适当的材料、和/或其组合。在一些实施例中，栅极堆叠件222包括多个层。例如，在栅极堆叠222包括功函层的位置上，可以将另一个传导层形成在该功函层上方。在一些实施例中，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他适当的方法、和/或其组合来形成栅极堆叠件222。
通过任意适当的工艺在衬底210上方形成任意适当厚度的栅极隔离件224。栅极隔离件224包含介电材料，诸如，氮化硅、氧化硅、氮氧化硅、其他适当的材料、和/或其组合。在一些实施例中，栅极隔离件224用于补偿(offset)随后形成的掺杂区域，诸如，重掺杂源极/漏极区域。
参考图5，在衬底210上实施预非晶注入(PAI)工艺230。PAI工艺230向衬底210注入了一些物质(species)。被注入的物质损坏了衬底210的晶格结构并且形成了非晶区域232。在一些实施例中，注入的离子分散(scatter)在衬底210中。由分散的离子所造成的横向结晶使得非晶区域232延伸到了被隔离件224遮盖着的区域中。在一些实施例中，非晶区域232形成在半导体器件200的源极区域和漏极区域中，并且不超过栅极结构220的中心线226。非晶区域232具有深度234。根据设计规格来形成非晶深度234。在一些实施例中，非晶深度(amorphizeddepth)234在大约10至大约150纳米的范围内。在一些实施例中，非晶深度234小于大约100纳米。
非晶深度234受到栅极隔离件224的厚度的控制，因为栅极隔离件224用于聚集PAI工艺230的注入能量，该聚集位置远离栅极结构220的中心线，从而实现了更深的非晶深度234。另外，非晶深度234受到PAI230的工艺参数(诸如，注入能量、输入物质以及注入剂量等)的控制。根据一些实施例，PAI工艺230为衬底210注入了硅(Si)或锗(Ge)。在一些实施例中，使用了重于Si的其他注入离子。例如，在一些实施例中，PAI工艺230使用了其他注入物质，例如，Ar、Xe、BF2、As、In、其他适当的注入物质或其组合。PAI工艺230可选地使用了其他注入物质，诸如，Ar、Xe、BF2、As、In、其他适当的注入物质或其组合。在一些实施例中，PAI工艺230在大约20KeV至大约60KeV的范围内的注入能量之下注入物质。在一些实施例中，PAI工艺230依据注入温度注入了剂量在大约1×1014atmos/cm2至大约2×1015atmos/cm2的范围内的物质。较低的注入温度增强了注入非晶率。在一些实施例中，注入温度在大约-100℃至大约25℃(或室温)的范围内。
在一些实施例中，经过图案化的光刻胶层用于限定出非晶区域232的形成位置并且用于保护半导体器件200的其他区域不受到注入的损害。例如，PMOS区域受到了保护。在一些实施例中，经过图案化的光刻胶层暴露出了源极/漏极区域，使得源极/漏极区域暴露于PAI工艺230(形成非晶区域232)，而栅极结构220(以及半导体器件200的其他区域)得到了保护而没有受到PAI工艺230的损害。可选地，经过图案化的硬掩模层(诸如，SiN或SiON层)用于限定非晶区域。经过图案化的光刻胶层或经过图案化的硬掩模层是现有的制造工艺(例如，轻掺杂漏极(LDD)或源极/漏极形成)的一部分，由于PAI工艺230不需要额外的光刻胶层或硬掩模，因此将成本最小化。在实施了PAI工艺之后，衬底210上的光刻胶被去除。
参考图6，应力膜240沉积在衬底210上方。在一些实施例中，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他适当的方法、和/或其组合来形成应力膜240。在一些实施例中，应力膜240包含介电材料，诸如，氮化硅、氧化硅、氮氧化硅、其他适当的材料、和/或其组合。膜240用于在随后的再结晶非晶区域232的退火工艺250中提供应力。应力膜240具有张应力，该张应力对再结晶工艺产生影响。例如，该张应力可能减缓应激源区域252在方向[110]上的生长率。在一些实施例中，不需要应力膜240。
仍然参考图6，对衬底210实施退火工艺250。退火工艺250使得非晶区域232再结晶，从而形成了应激源区域252。该工艺通常被称为固相外延(SPE)，并且由此将应激源区域252称为外延区域。根据一些实施例，应激源区域252是例如外延SiP应激源区域、外延SiC或SiCP应激源区域。SiC表示的是含碳的硅，而SiCP表示的是含碳和磷的硅。在一些实施例中，碳浓度小于大约3原子％(atomic％)。在一些实施例中，P浓度在大约5E191/cm3至大约5E211/cm3的范围内。在一些实施例中，在之前的操作中将P和/或C注入到外延应力源区域中的硅中。在一些实施例中，碳被注入到硅衬底中来产生SiC应力源，该应力源是有压缩力的并且由于碳(C)的尺寸比硅(Si)小而向NMOS晶体管沟道区域提供了张应力。另外，应力源区域中的压缩膜应力有助于开始实施夹断。在一些实施例中，通过掺杂P来降低源极区域和漏极区域的电阻。另外，碳阻止了P向外扩散。
如上所述，退火工艺250包括快速热退火(RTA)工艺、毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)或微秒热退火(μSA)工艺。在一些其他实施例中还可以使用其他类型的退火工艺来退火衬底。
在退火工艺250的过程中，由于衬底210再结晶，所以在应力源252区域中形成了位错260。在一些实施例中，位错260形成在方向[111]上。在一些实施例中，方向[111]具有在大约45度至大约65度的范围内的角度，相对于平行于衬底210的表面的轴线来测量该角度。
位错260开始形成在夹断点262处。在一些实施例中，夹断点262形成在深度为大约10至大约150纳米的应力源区域252中，该深度是从衬底210的表面开始测量得到的。夹断点262具有横向缓冲部264和纵向缓冲部266。横向缓冲部262和纵向缓冲部264根据设计说明来形成并且受到退火工艺250的影响。夹断点262具有大约5至大约20纳米的横向缓冲部264以及大约10至40纳米的纵向缓冲部266。在一些实施例中，将夹断点262形成为使得该夹断点不位于沟道区域内。如上所述，预热工艺决定或控制着夹断点262的位置。在一些实施例中，如上所述，较低的夹断点用于确保夹断点和位错形成在与隔离结构相邻的再结晶区域中。
如果已沉积了应力膜240，那么参考图7，从衬底210上去除应力膜240。如上所述，应力膜240是任选的。在一些实施例中，还从栅极结构220中去除了栅极隔离件224。在一些实施例中，通过蚀刻工艺去除应力膜240并且任选地去除栅极隔离件224。在一些实施例中，通过诸如使用磷酸或氢氟酸的湿式蚀刻来实施蚀刻工艺，或通过使用适当的蚀刻剂的干式蚀刻来实施蚀刻工艺。在一些实施例中，以上所述的隔离件的形成、PAI工艺、应力膜的形成、退火以及去除应力膜均被重复若干次，从而产生多个位错。应力区域252中的多个位错的其他细节包含在于2011年7月6日提交的美国专利申请第13/177,309号“ASemiconductorDevicewithaDislocationStructureandMethodofFormingtheSame”中，该申请的全部公开内容通过引用结合到本文中。
根据一些实施例，在去除了应力膜240之后，在栅极结构220上形成任选的伪隔离件224*。伪隔离224*用于限定出随后形成的掺杂区域与沟道区域的距离。与栅极隔离件224类似的伪隔离件224*通过任意适当的工艺在栅极隔离件224上方形成任意适当的厚度。在一些实施例中，伪隔离件224*包含介电材料，诸如，氮化硅、氧化硅、氮氧化硅、其他适当的材料、和/或其组合。
如图3所述，对于一些实施例而言，在完成非晶区域的退火以及位错的形成之后才完成应变区域的形成。在一些实施例中，使用额外的处理来完成应变区域的形成。根据一些实施例，在这些实施例中如图8所示在衬底210上形成凹部区域282。在一些实施例中，使用经过图案化的光刻胶层来限定出凹部区域282形成的位置并且保护半导体器件200的其他区域不受到注入的损害。例如，PMOS区域受到了保护。另外，经过图案化的光刻胶层暴露出了源极/漏极区域，使得源极/漏极区域暴露于蚀刻工艺280之下(形成非晶区域282)，而栅极结构220(以及半导体器件200的其他区域)得到了保护而免于受到蚀刻工艺280的损害。在蚀刻工艺280执行完毕之后，去除衬底210上的光刻胶。
根据一些实施例，如图9所示，在形成凹部区域282之后，对衬底210实施湿式蚀刻以形成凹部区域282*。在一些实施例中，凹部区域282*具有在大约至大约的范围内的深度。靠近衬底210的表面的凹部区域282*的宽度在大约20nm至大约200nm的范围内。如上所述，在一些实施例中，凹部区域282*的宽度在隔离件224、224*(图7中未示出)或其组合下方延伸。
根据一些实施例，如图10所示，在经过蚀刻的凹部区域282*形成之后，在每个凹槽282*中形成了含硅的外延结构285。在一些实施例中，通过实施用于形成含硅的外延材料的外延沉积工艺来形成含硅结构285。在一些实施例中，含硅外延材料包括在晶体管沟道区域上产生拉伸应变的SiC、SiCP、SiP或其他材料。在一些实施例中，通过使用含硅前体来形成含硅材料。例如，使用气体(诸如，硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2C12)等)来在结构285中形成含SiC外延材料。在一些实施例中，使用含磷气体(诸如，磷化氢(PH3))来形成SiP外延材料或利用含碳气体形成SiCP。在形成P型晶体管的其他实施例中，含硅外延材料包括在晶体管沟道区域上产生压缩应变的任意材料，诸如，SiGe。
含硅外延结构285的表面286与衬底210和栅极结构220的表面223(或界面223)齐平或高于该表面223。在一些实施例中，表面223在衬底表面223上方具有多达大约的高度。根据一些实施例，如图10所示，由于含硅外延结构285也是外延的，所以位错260在结构285中继续。
在一些实施例中，通过化学汽相沉积(CVD)，例如，低压CVD(LPCVD)、原子层沉积(ALD)、超真空CVD(UHVCVD)、减压CVD(RPCVD)、任意适当的CVD，分子束外延(MBE)工艺，任意适当的外延工艺；或其任意组合来形成含硅外延材料。在一些实施例中，含硅外延材料沉积具有大约750℃或更低的沉积温度。在其他实施例中，蚀刻温度在大约500℃至大约750℃的范围内。在一些实施例中，沉积工艺的压力在大约50Torr至大约500Torr的范围内。
可选地，通过实施用于形成含硅外延材料的外延沉积工艺来形成含硅外延材料。这种工艺的细节在于2011年2月17日提交的美国专利申请第13/029,378号“IntegratedCircuitsandFabricationMethodsThereof”中有所描述。
在一些实施例中，半导体器件200还经过了CMOS或MOS技术处理来形成本领域公知的各种部件。例如，可以实施方法170来形成主隔离件。在一些实施例中，还形成了接触部件，诸如，硅化物区域。该接触部件包含硅化物材料，诸如，硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当的导电材料和/或其组合。在一些实施例中，通过以下工艺形成接触部件，该工艺包括：沉积金属层，退火金属层使得该金属层能够与硅反应形成硅化物，以及随后去除未反应的金属层。在一些实施例中，还在衬底210上形成层间介电层(ILD)，并且还对衬底应用化学机械抛光(CMP)工艺来平坦化该衬底。在一些实施例中，在形成ILD层之前在栅极结构220上方形成接触蚀刻停止层(CESL)。
在一个实施例中，栅极堆叠件222在最终器件中留有多晶硅。在另一个实施例中，实施栅极替换工艺(或后栅极工艺)，在该工艺中将多晶硅栅极堆叠件222替换成金属栅极。例如，金属栅极可以替换栅极结构220的栅极堆叠件(即，多晶硅栅极堆叠件)。金属栅极包括衬垫层、功函层、导电层、金属栅极层、填充层、其他适当的层、和/或其组合。各个层包括任意适当的材料，诸如，铝、铜、钨、钛、钽、钽铝、氮化钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适当的材料、和/或其组合。
在一些实施例中，后续的处理还形成了衬底210上的各个接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)，该多层互连部件被配置成连接半导体器件200的各个部件或结构。这些额外的部件为器件提供电互连。例如，多层互连包括纵向互连(诸如，传统的通孔或接触件)，以及横向互连(诸如，金属线)。各个互连部件使用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，使用单镶嵌和/或双镶嵌工艺来形成铜相关的多层互连结构。
所公开的半导体器件20用于各种应用方式中，诸如，数字电路、成像传感器器件、异质半导体器件、动态随机存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(在本文中整体上称为微电子器件)。当然，本发明的各个方面也适合和/或易适用于其他类型的晶体管(包括单栅极晶体管、双栅极晶体管以及其他多栅极晶体管)，并且可以被使用在许多不同应用方式中，包括传感器单元、存储器单元、逻辑单元等。
上述工艺和结构的实施例提供了改善载流子迁移率的机构。在栅极结构或隔离结构之间的源极或漏极区域中首先通过分配(amortizing)源极或漏极区域，然后通过使用低预热温度的退火工艺进行再结晶来形成位错。掺杂外延材料可以形成在再结晶区域上方。由源极或漏极区域中的掺杂的外延材料产生的位错和应变有助于提高载流子迁移率。在一些实施例中，NMOS晶体管性能提高了大约10％-25％。
在一些实施例中，提供了一种制造半导体器件的方法。该方法包括：提供具有栅极堆叠的衬底，以及实施预非晶注入(PAI)工艺，以在衬底上形成非晶区域(amorphizedregion)。该方法还包括：在形成应力膜之后，实施用于再结晶非晶的区域的退火工艺。该退火工艺包括在大约400℃至大约550℃的范围内的温度下进行预热，并且退火温度等于或大于大约900℃，并且退火工艺再结晶非晶区域。
在一些其他实施例中，提供了一种制造半导体器件的方法。该方法包括：提供具有栅极堆叠的衬底，以及实施预非晶注入(PAI)工艺，以在衬底上形成非晶区域。该方法还包括：在形成应力膜之后，实施用于再结晶非晶的区域的退火工艺。该退火工艺包括在大约400℃至大约550°℃的范围内的温度下进行预热，并且退火温度等于或大于大约900℃，并且退火工艺再结晶非晶区域。该方法还包括：在衬底上形成凹部区域，并且该凹部区域位于再结晶区域上。另外，该方法包括：在凹部区域中形成外延应力诱导材料。
在另外一些实施例中，提供了一种半导体器件。该半导体器件包括半导体衬底以及设置在半导体衬底的沟道区域上方的栅极结构。该栅极结构邻近(nextto)隔离结构。该半导体器件还包括：设置在半导体衬底中的应力区域，该应力区域包含位错，并且该应力区域位于栅极结构和隔离结构之间。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他工艺和结构来达到与本文所介绍的实施例相同的目的和/或实现与本文所介绍的实施例相同的优点。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以在本文中进行多种变化、替换、以及改变。

Claims (19)

1.一种制造半导体器件的方法，包括：
提供具有栅极堆叠件的衬底；
实施预非晶注入(PAI)工艺，以在所述衬底上形成非晶区域；以及
实施退火工艺，以再结晶所述非晶区域，从而形成再结晶区域，其中，所述退火工艺包括：在400℃至750℃的范围内的温度下进行预热，对所述预热的温度进行控制，以控制夹断点的形成位置，并且退火温度等于或大于900℃，所述预热的持续时间在0.5秒至10秒的范围内。
2.根据权利要求1所述的方法，其中，所述再结晶区域包含位错。
3.根据权利要求1所述的方法，其中，实施所述预非晶注入工艺包括：利用硅(Si)或锗(Ge)注入物质来注入所述衬底。
4.根据权利要求1所述的方法，其中，所述退火工艺包括：快速热退火(RTA)工艺、毫秒热退火(MSA)工艺、或微秒热退火(μSA)工艺。
5.根据权利要求1所述的方法，还包括：
在衬底上形成凹部区域，其中，所述凹部区域位于所述再结晶区域上方；以及
在所述凹部区域中形成外延应力诱导材料。
6.根据权利要求5所述的方法，其中，所述外延应力诱导材料包括：SiC、SiP、或SiCP。
7.根据权利要求1所述的方法，还包括：
在实施所述退火工艺之前，在所述衬底上方形成应力膜；以及
在实施所述退火工艺之后，去除所述应力膜。
8.根据权利要求1所述的方法，其中，所述非晶区域邻近隔离结构。
9.根据权利要求5所述的方法，其中，所述再结晶区域包含位错，所述位错和所述外延应力诱导材料在所述栅极堆叠件下方的沟道区域中施加应力。
10.一种半导体器件，包括：
半导体衬底；
栅极结构，设置在所述半导体衬底的沟道区域上方，其中，所述栅极结构邻近隔离结构；以及
第一应力区域，设置在所述半导体衬底中，所述第一应力区域包含位错，其中，所述第一应力区域位于所述栅极结构和所述隔离结构之间；
其中第一应力区域是通过实施退火工艺形成的，所述退火工艺包括：在400℃至750℃的范围内的温度下进行预热，对所述预热的温度进行控制，以控制夹断点的形成位置，并且退火温度等于或大于900℃，所述预热的持续时间在0.5秒至10秒的范围内。
11.根据权利要求10所述的半导体器件，其中，第二应力区域设置在所述半导体衬底中并且位于所述第一应力区域上方，所述第二应力区域包含外延应力诱导材料。
12.根据权利要求11所述的半导体器件，其中，在所述半导体衬底内，所述第一应力区域比所述第二应力区域更深。
13.根据权利要求10所述的半导体器件，其中，所述位错形成在方向[111]上。
14.根据权利要求13所述的半导体器件，其中，所述方向[111]具有45度至65度的角度，相对于与所述半导体衬底表面相平行的轴测量出所述角度。
15.根据权利要求11所述的半导体器件，其中，所述位错从所述第一应力区域延伸穿过所述第二应力区域。
16.根据权利要求10所述的半导体器件，其中，所述位错具有设置在所述半导体衬底中的位于小于100纳米的深度处的夹断点，从所述半导体衬底的表面测量出所述深度。
17.根据权利要求10所述的半导体器件，其中，所述第一应力区域具有在至的范围内的深度。
18.根据权利要求11所述的半导体器件，其中，所述第二应力区域具有在20nm至200nm的范围内的宽度。
19.根据权利要求11所述的半导体器件，其中，包括所述栅极结构的晶体管是n型金属氧化物半导体(NMOS)场效应晶体管(FET)，并且其中，所述外延应力诱导材料包括SiC、SiP、或SiCP。
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