KR101461782B1 - Cmos 트랜지스터를 위한 니켈라이드 소스/드레인 구조체 - Google Patents
Cmos 트랜지스터를 위한 니켈라이드 소스/드레인 구조체 Download PDFInfo
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Abstract
감소된 저항률을 갖는 니켈라이드 물질이 NMOS 기술 및 PMOS 기술 모두에서 소스/드레인 접촉면으로서 제공된다. 니켈라이드 물질은 NiInAs와 같은 3원 물질일 수 있고, 소스/드레인 영역 내에 미리 형성된 2원 물질로부터 형성될 수 있다. 2원 물질은 채널 물질일 수 있거나, 채널 물질 상부에 형성된 에피택셜층일 수 있다. 동일한 3원 니켈라이드 물질이 NMOS 및 PMOS 트랜지스터 모두에서 소스/드레인 접촉면으로서 사용될 수 있다. 다양한 2원 또는 3원 채널 물질이 NMOS 트랜지스터 및 PMOS 트랜지스터에 사용될 수 있다.
Description
본 발명은 개선된 소스/드레인 접촉 에리어를 갖는 반도체 디바이스, 및 그 제조 방법에 관한 것이다.
오늘날 급속하게 발전한 반도체 제조 세계에서는, 집적 레벨이 증가하고 있고, 디바이스 피처는 더 작아지고 있으며, 개선된 디바이스 성능에 대한 요구가 더 커지고 있다. CMOS, 상보성 금속 산화물 반도체, 디바이스가 피처 기술을 위해 더 작은 사이즈로 축소됨에 따라 발전된 성능 요건을 충족시키기 위해 새로운 물질 및 개념이 필요하였다.
CMOS 기술은 동일한 기판 및 동일한 다이 상에 형성된 NMOS(N형 금속 산화물 반도체) 및 PMOS(P형 금속 산화물 반도체) 디바이스를 포함한다. NMOS 및 PMOS 및 여러 다른 디바이스에서의 높은 성능의 주요 측면은 디바이스 속도이다. 디바이스가 고속으로 작동하도록 하기 위해서는 금속 상호접속 구조체와 NMOS 및 PMOS 트랜지스터 사이의 매우 낮은 접촉 저항을 포함한, 매우 낮은 저항을 가질 필요가 있다. 각각의 트랜지스터의 게이트 전극뿐만 아니라 연관 트랜지스터의 소스 및 드레인 영역 모두에 접촉이 이루어진다. 낮은 접촉 저항을 제공하기 위한 하나의 접근법은 저항을 감소시키는 도판트 불순물로 주입된 소스/드레인 확장 영역을 사용하는 것이다. 그러나, 도판트 불순물이 도입된 이후에, 그들은 고온 활성화 공정에 의해 활성화되어야 하고, 열적 도판트 활성화 공정은 발전된 기술에서 채널 물질로서 사용되고 있는 물질에 매우 비효율적이다. 그러므로, 당업계의 결점을 극복하고 PMOS 및 NMOS 트랜지스터를 위한 낮은 저항률 접촉 스킴(scheme)을 제공하는 것이 바람직하다.
일양상에 따르면, 적어도 2원 물질(binary material)인 채널 물질, 및 3원 니켈라이드 물질(ternary nickelide material)을 포함한 소스/드레인 영역을 포함하는 트랜지스터를 구비한 반도체 디바이스가 제공된다.
또 다른 양상에 따르면, 반도체 디바이스를 형성하는 방법이 제공된다. 상기 방법은 기판 상부에 적어도 2원 물질을 포함하는 채널 물질을 형성하는 단계; 게이트 영역 내의 상기 채널 물질 상부에 트랜지스터 게이트 구조체 - 트랜지스터 게이트 구조체는 유전체 상부에 배치된 게이트 전극을 포함함 - 를 형성하는 단계; 트랜지스터 게이트 구조체에 인접하고 상기 트랜지스터 게이트 구조체에 의해 커버되지 않는 소스/드레인 에리어 내의 적어도 상기 채널 물질 상부에 니켈층을 증착하는 단계; 및 소스/드레인 에리어 내에 니켈라이드를 형성하기 위해 어닐링하는 단계를 포함한다.
또 다른 양상에 따르면, CMOS 반도체 디바이스를 형성하는 방법이 제공된다. 상기 방법은 NMOS 영역 내의 기판 상부에 NMOS 채널 물질을 형성하고, PMOS 영역 내의 상기 기판 상부에 PMOS 채널 물질을 형성하는 단계를 포함하고, NMOS 채널 물질 및 PMOS 채널 물질은 각각 3원 물질이다. 상기 방법은 NMOS 게이트 영역 내의 NMOS 채널 물질 상부에 NMOS 트랜지스터 게이트 구조체를 형성하고, PMOS 게이트 영역 내의 상기 PMOS 채널 물질 상부에 PMOS 트랜지스터 게이트 구조체를 형성는 단계; NMOS 게이트 구조체에 인접한 NMOS 소스/드레인 영역 내의 상기 NMOS 채널 물질 상부, 및 상기 PMOS 게이트 구조체에 인접한 PMOS 소스/드레인 영역 내의 PMOS 채널 물질 상부에 2원 소스/드레인 물질을 형성하는 단계; PMOS 영역 및 NMOS 영역 상부에 니켈층을 증착하는 단계; 및 NMOS 소스/드레인 영역 내와 PMOS 소스/드레인 영역 내에 니켈라이드 물질을 형성하기 위해 어닐링하는 단계를 더 포함하고, 상기 니켈라이드 물질은 상기 2원 소스/드레인 물질의 구성성분 및 상기 니켈층으로부터의 니켈의 3원 물질을 포함한다.
열역학적으로 안정된 3원 니켈라이드 물질이 이용되는 실시예에 따라 예시적인 실시예가 설명되었다. 다른 실시예에서는, 열역학적으로 안정된 3원 화합물을 생성하는 니켈 이외의 금속 물질이 사용될 수 있다. 또 다른 실시예에 있어서, 2원 채널 물질 상부에 형성된 금속층은 2개의 금속을 포함할 수 있다. 일실시예에 있어서, 니켈, 및 Pd 또는 Pt과 같은 소량의 다른 물질이 사용될 수 있다. 이러한 실시예에 따르면, 3원 니켈라이드 물질이 형성되는 대신에, 니켈, 2원 채널 물질로부터의 화합물, 및 추가의 금속 원소를 포함한 4원 화합물이 형성된다. 또 다른 실시예에 따르면, 채널 물질은 3개의 원소를 포함한다. 일실시예에 따르면, 소량의 제 3 원소가 존재한다. 그러한 실시예에서는 니켈 또는 다른 막에 의한 어닐링 공정이 4원 화합물을 형성한다. 일실시예는 InGaAs인 금속 물질, 금속 물질 상부에 형성된 니켈막, 및 형성된 NiGaInAs 물질의 4원 금속 화합물을 포함하고, 제 4 원소, 이 경우에 Ga의 양은 어닐링 공정에 따라 형성된 4원 화합물이 열역학적으로 안정되도록 선택된다.
본 개시는 첨부되는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 일반적인 관행에 따르면 도면의 여러 피처는 일정한 비율일 필요는 없다는 것이 강조된다. 반대로, 여러 피처의 치수는 명료함을 위해 임의로 확대 또는 축소된다. 명세서 및 도면에 걸쳐 같은 번호는 같은 피처를 나타낸다.
도 1a는 본 개시에 따른 NMOS 트랜지스터 구조체의 실시예의 단면도이다.
도 1b는 본 개시에 따른 PMOS 트랜지스터 구조체의 실시예의 단면도이다.
도 2는 본 개시에 따른 NMOS 트랜지스터 구조체의 또 다른 실시예의 단면도이다.
도 3는 본 개시에 따른 PMOS 트랜지스터 구조체의 또 다른 실시예의 단면도이다.
도 4a 내지 도 4c는 본 개시에 따른 NMOS 트랜지스터 구조체의 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
도 5a 내지 도 5c는 본 개시에 따른 PMOS 트랜지스터 구조체의 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
도 6a 내지 도 6b는 본 개시에 따른 PMOS 트랜지스터 구조체의 또 다른 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
도 1a는 본 개시에 따른 NMOS 트랜지스터 구조체의 실시예의 단면도이다.
도 1b는 본 개시에 따른 PMOS 트랜지스터 구조체의 실시예의 단면도이다.
도 2는 본 개시에 따른 NMOS 트랜지스터 구조체의 또 다른 실시예의 단면도이다.
도 3는 본 개시에 따른 PMOS 트랜지스터 구조체의 또 다른 실시예의 단면도이다.
도 4a 내지 도 4c는 본 개시에 따른 NMOS 트랜지스터 구조체의 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
도 5a 내지 도 5c는 본 개시에 따른 PMOS 트랜지스터 구조체의 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
도 6a 내지 도 6b는 본 개시에 따른 PMOS 트랜지스터 구조체의 또 다른 실시예를 형성하기 위해 사용된 공정 처리 동작의 시퀀스를 예시하는 단면도이다.
본 개시는 NMOS 및 PMOS 트랜지스터에 접촉을 제공하기 위한 저저항률 접촉 스킴을 제공한다. 일부 실시예에 있어서, 접촉 물질은 저저항률을 갖는 금속-반도체 3원 물질이고, 그것은 반도체 물질에 접촉할 때 열역학적으로 안정된다. 접촉 물질은 열 어닐링 이후의 단결정(mono-crystalline) 물질인 니켈라이드(nickelide)일 수 있고, 소스/드레인 영역 또는 소스/드레인 확장 영역으로서 사용될 수 있다. 동일한 니켈라이드 물질이 NMOS 및 PMOS 트랜지스터 모두에 사용될 수 있다. 단결정 상(phase)은 접촉 스킴이 매우 스케일어블(scalable)하도록 제어가능한 측면(lateral) 확산을 제공하고, 니켈라이드 물질은 물질들 사이의 스파이킹(spiking)이 회피됨에 따라 채널 물질과의 매끄럽고 예리한 인터페이스를 형성한다. 니켈라이드 물질은 일실시예에 있어서 대략 100~200 Ohms/sq.의 감소된 저항을 제공한다.
니켈로부터 형성되고, 본 개시 전체에 걸쳐 설명되는 니켈라이드 물질에 추가하여 다른 실시예에서는 다른 물질이 사용된다. 일부 실시예에서는, 백금 또는 팔라듐이 사용되고, 또 다른 실시예에서는, 열역학적으로 안정된 3원 상을 형성하는 다른 적합한 금속 물질이 사용된다.
도 1a 및 도 1b는 본 개시에 따른 NMOS 트랜지스터 구조 및 PMOS 트랜지스터 구조의 예시적인 실시예를 각각 도시한다. 도 1a 및 도 1b를 모두 참조하면, 각자의 트랜지스터 구조 각각은 반도체 제조 산업에서 사용되는 실리콘, 또는 실리콘 게르마늄 또는 다른 적합한 반도체 또는 다른 물질과 같은 반도체 기판일 수 있는 기판(2) 상부에 형성된다. 버퍼층(4)은 기판(2) 상부에 배치되고, 일실시예에서는 III-V 버퍼층일 수 있지만, 다른 예시적인 실시예에서는 다른 적합한 버퍼층이 사용될 수 있다. III-V 버퍼층은 원소 주기율표의 III족(B, Al, Ga, In, Tl, Uut) 및 V족(N, P, As, Sb, Bi, Uup)으로부터의 물질을 포함하는 물질의 조합으로 형성된 버퍼층을 의미하는 것으로 이해된다. 분리층(6)이 버퍼층(4) 상부에 배치된다. CdTeSe, ZnSeTe, MgSeTe, InAlAs 및 AlAsSb 등의, 그러나 이것에 한정되지 않는 여러 적합한 분리 물질이 여러 예시적인 실시예에서 분리층(6)으로서 사용될 수 있다. 다른 실시예에 있어서, 분리층(6)은 매립된(buried) 유전체 물질이다.
이제 도 1a를 참조하면, NMOS 트랜지스터 게이트 구조(10)는 게이트 전극(16) 및 게이트 유전체(14)를 포함한다. 대향하는 스페이서(18)가 NMOS 트랜지스터 게이트 구조(10)의 인접한 대향하는 측면에 인접하여 형성되고, 그것은 선택적인 피처이다. 게이트 유전체(14)는 하이-k 유전체 물질일 수 있지만, 다른 예시적인 실시예에서는 다른 적합한 유전체 물질이 사용될 수 있다. 게이트 전극(16)은 폴리실리콘 또는 다른 적합한 반도체 또는 금속 물질과 같은 여러 적합한 게이트 물질로 형성될 수 있다. 스페이서(18)는 산화물, 질화물, 산화질화물, 그 조합, 및 다른 적합한 절연 물질로 형성될 수 있다.
NMOS 트랜지스터 게이트 구조(10)는 NMOS 채널 물질(22) 상부에 형성되고, 게이트 영역을 정의한다. NMOS 채널 물질(22)은 적어도 2원(binary) 물질이고, 여러 예시적인 실시예에서는 3원 물질일 수 있다. 일실시예에 따르면, NMOS 채널 물질(22)은 InxGa(1-x)As이고 x > 0.7일 수 있지만, 다른 예시적인 실시예에서는 다른 적합한 2원 또는 3원 NMOS 채널 물질이 사용될 수 있다. NMOS 채널 물질(22)이 InxGa(1-x)As이고 x = 1.0인 실시예에 따르면, NMOS 채널 물질(22)은 InAs이다. 소스/드레인 영역(28)은 NMOS 트랜지스터 게이트 구조(10)에 인접하여 측면으로(laterally) 배치된다. 소스/드레인 물질(34)은 그 위에 게이트 유전체(14)가 형성되는 표면(38) 아래이고, 분리층(6)의 상면(36)으로 하향하여 연장한다. 여러 예시적인 실시예에서 소스/드레인 물질(34)은 NiInP, NiInAs, 및 NiInSb 등의, 그러나 단지 예시인, 니켈라이드 물질일 수 있고, 다른 예시적인 실시예에서는 다른 ㅓ적합한 3원 니켈라이드 물질 또는 다른 적합한 금속 반도체 3원 물질이 소스/드레인 물질(34)로서 사용될 수 있다. 금속 접촉 구조체(42)가 소스/드레인 물질(34)에 결합되고, 구리, 알루미늄,또는 그들의 합금 또는 여러 다른 금속 등의 여러 적합한 저저항 도전성 금속이 금속 접촉 구조체(42)로서 사용될 수 있다. 소스/드레인 물질(34)은 상기 설명된 바와 같은 저저항 금속이고, 일부 예시적인 실시예에서 약 100~200 Ohms/sq.의 범위 내에 있는 저항을 포함할 수 있다.
일부 실시예에 있어서, 연장 유전체는 게이트 구조체(10)에 인접하여 금속 접촉 구조체(42) 아래에 측면으로 형성될 수 있다. 일실시예에 있어서, 연장 유전체(도 1a에 도시되지 않음)는 NMOS 채널 트랜지스터 게이트 구조체(10)에 인접하여 소스/드레인 물질(34)의 표면(38) 상에 형성될 수 있고, 게이트 유전체(14)와 금속 접촉 구조체(42) 사이에서 연장한다. 연장 유전체는 아래 놓인 높은 결함성(high defectivity) 인터페이스를 생성하는 적합한 산화물 또는 다른 절연 물질이다. 연장 유전체는 미국 특허 출원 공보 U.S. 2001/0068348 A1에서 설명되고, 그 내용은 그들 전체에 명시된 바와 같이 참조에 의해 통합된다.
이제 도 1b로 돌아가면, PMOS 채널 물질(50)은 분리층(6)의 상면(36) 상부에 형성된다. PMOS 채널 물질(50)은 일실시예에서 InyGa(1-y)Sb이고 0 < y < 1일 수 있지만, 다른 예시적인 실시예에서는 여러 다른 적합한 2원 또는 3원 물질이 PMOS 채널 물질(50)로서 사용될 수 있다. 일부 실시예에 있어서, PMOS 채널 물질(50)은 InSb 또는 GaSb일 수 있다. PMOS 트랜지스터 게이트 구조체(54)는 게이트 유전체(56) 및 게이트 전극(58)을 포함한다. 대향하는 스페이서(62)는 게이트 구조체(54)의 대향하는 측면을 따라 배치된다. 선택적인 스페이서(62)는 산화물, 질화물, 산화질화물, 그들의 조합, 또는 다른 적합한 절연 물질로 형성될 수 있다. 게이트 절연체(56)는 하이-k 게이트 유전체 물질 또는 다른 적합한 게이트 유전체 물질일 수 있고, 게이트 유전체(58)는 폴리실리콘 또는 다른 적합한 반도체 물질로 형성될 수 있다. 소스/드레인 물질(34)은 니켈라이드 물질일 수 있다. 여러 예시적인 실시예에서는 NiInP, NiInAs, 및 NiInSb 등의 니켈라이드 물질이 사용될 수 있지만, 그것은 단지 예시이고, 다른 예시적인 실시예에서는 다른 적합한 3원 니켈라이드 물질 또는 다른 적합한 금속 반도체 3원 물질이 소스/드레인 물질(34)로서 사용될 수 있다. 금속 접촉 구조(42)는 상술된 바와 같다. 도 1b에 예시된 PMOS 트랜지스터에서 소스/드레인 물질(34)은 PMOS 채널 물질(50)의 상면(64) 상부에 배치된다. 게이트 유전체(56)는 PMOS 채널 물질(50)의 상면(64) 상부에 형성된다.
도 2는 NMOS 트랜지스터의 다른 실시예이고, 그 동일한 피처는 상술된 바와 같다. 도 2의 실시예에서, 소스/드레인 물질(34)은 그 상부에 게이트 유전체(14)가 배치되는 원래의 표면을 나타내는 파선(66) 위와 아래 모두로 연장한다. 파선(66) 위의 소스/드레인 물질(34)의 부분들은, 이하 추가로 더 상세하게 설명될 바와 같은, NMOS 채널 물질(22)의 초기 층 상부에 형성된 에피택셜층으로부터 형성될 수 있다.
도 3은 예시적인 PMOS 트랜지스터의 또 다른 실시예를 나타낸다. 도 3에 예시된 실시예에 있어서, 소스/드레인 물질(34)은 그 위에 게이트 유전체(56)가 형성된 원래의 표면(68) 위와 아래 모두로 연장한다. PMOS 채널 물질(50)은 소스/드레인 에리어(28) 내에 감소된 두께를 포함한다. 스페이서(62)는 일실시예에서 페르미 레벨 피닝(Fermi level pinning) 산화물 스페이서(영역 'A' 미국 특허 2001/0068348 A1 참조)를 포함할 수 있다. 즉, 영역 'A'는 다른 예시적인 실시예에서는 사용되지 않을 수 있다. 영역 'A' 및 물질(62)은 동일한 물질로부터 형성될 수 있다.
도 4A는 본 개시에 따른 NMOS 트랜지스터의 2개의 실시예를 형성하기 위해 사용되는 처리 동작들의 시퀀스에서 제 1 단계를 나타낸다. 제 1 실시예(1001)는 파선(1000)의 좌측에 나타나고, NMOS 채널 물질(22) 상부에 형성된 에피택셜층을 이용한다. 제 2 실시예(1002)는 파선(1000)의 우측에 나타나고, 제 1 실시예(1001)의 선택적인 에피택셜층을 사용하지 않는다. 도 4a는 설명의 목적으로만 간결하게 동일한 구조 상에 양측 실시예 모두를 예시하고, 일실시예에 따라 NMOS 트랜지스터는 그 대향하는 소스/드레인 영역 모두가 제 1 실시예(1001)에서 예시된 바와 같이 추가의 에피택셜층을 포함하도록 제조될 수 있다는 것이 이해되어야 한다. 또 다른 실시예에 따르면, NMOS 트랜지스터는 그 소스/드레인 영역 중 어느 것도 추가의 에피택셜층을 포함하지 않고, 소스/드레인 영역 모두 제 2 실시예(1002)에 따라 제조될 수 있도록 제조될 수 있다.
명세서 전체에 걸쳐 동일한 참조번호는 동일한 피처를 지시하고, 상술된 바와 같이 NMOS 채널 물질(22)은 분리층(6) 상부에 배치된다. 제 1 실시예(1001)에서는, 추가의 엑피택셜층(70)이 NMOS 채널 물질(22) 상부에 형성된다. 선택적인 엑피택셜 성장 또는 증착이 소스/드레인 영역(28) 내에 에피택셜층(70)을 형성하기 위해 사용될 수 있다. 에피택셜층(70)은 일부 실시예에 따라 약 5~50 nm의 두께를 포함할 수 있고, 예시적인 일실시예에서는 InAs일 수 있다. 다른 예시적인 실시예에서, 에피택셜층(70)은 InP, InSb 또는 다른 적합한 2원 물질로 형성될 수 있다.
도 4b는 니켈(일실시예에 따르면)층(74)이 도 4a의 구조 상부에 형성된 후의 도 4a의 양측의 실시예를 나타낸다. 다양한 두께가 사용될 수 있다. 일부 실시예에서, 니켈층(74)은 약 5 nm ~ 약 200 nm의 범위 내의 두께를 포함할 수 있다. 제 1 실시예(1001)에 따르면, 니켈층(74)은 에피택셜층(70) 모두와 반응하기에 충분한 두께를 포함하도록 형성될 것이고, 에피택셜 물질(70)과의 조합에 의해 니켈라이드 물질을 형성할 것이다. 에피택셜층(70)을 포함하지 않는 제 2 실시예(1002)에 따르면, 니켈층(74)은 NMOS 채널 물질(22) 모두와 반응하기에 충분한 두께로 형성된다. 스퍼터링, 증발(evaporation) 또는 다른 물리적 기상 증착(physical vapor deposition; PVD)법과 같은 여러 종래의 증착법이 니켈층(74)를 형성하기 위해 사용될 수 있다.
도 4c는 열 어닐링 동작이 수행된 후의 도 4b에 나타낸 양측 실시예를 나타낸다. 열 어닐링은 3원 니켈라이드 물질을 형성하기 위한 반응을 발생시킨다. 어닐링 동작은 일단계 동작 또는 다단계 동작일 수 있다. 일실시예에 따르면, 2단계 어닐링 공정이 아래 놓인 반도체 물질로의 니켈 금속의 확산을 발생시키는 더 낮은 온도의 단계인 제 1 단계와 함께 사용된다. 제 1 어닐링 단계 이후에, 선택적인 에칭 동작이 반응하지 않은 니켈을 제거하기 위해 선택적으로 사용될 수 있다. 2단계 어닐링 동작 중 제 2 어닐링 동작은 더 높은 온도에서 수행되고, 상술된 바와 같이 낮은 저항을 포함하는 열역학적으로 안정된 3원 물질을 형성한다. 일실시예에 있어서, 어닐링 동작 중 제 1 단계는 275~325 ℃의 온도 범위 내에서 수행될 수 있고, 2단계 어닐링 동작 중 제 2 단계는 325~450 ℃의 온도 범위 내의 온도를 포함할 수 있다.
제 1 실시예(1001) 및 제 2 실시예(1002) 모두에 따르면, 니켈층(74)으로부터의 니켈은 소스/드레인 물질(34)로서 이용하는 3원 니켈라이드 물질을 형성하기위해 2원 물질과 유리하게 반응한다. 예시적인 실시예 중 하나에서는 어닐링 동작이 수행된 후에 반응하지 않은 니켈이 선택적인 에칭 동작을 이용하여 제거된다.
제 1 실시예(1001)에서 에피택셜층(70)은 InAs, 2원 물질일 수 있고, 니켈층(74)으로부터의 니켈은 소스/드레인 물질(34)이 니켈라이드 물질이도록 에피택셜층(70)의 2원 물질과 반응한다. 이러한 실시예에 따르면, 소스/드레인 물질(34)의 니켈라이드 물질은 NiInAs일 것이지만, 다른 실시예에서 소스/드레인 물질(34)은 NiInP 또는 NiInSb 또는 다른 니켈라이드 물질일 수 있다. 제 2 실시예(1002)에 따르면, 어닐링 동작은 일부 실시예에 있어서 2원 물질일 수 있는 NMOS 채널 물질(22)과 니켈 사이에 반응을 발생시킨다. 일실시예에 있어서, NMOS 채널 물질(22)은, 즉 NMOS 채널 물질(22)는 InxGa(1-x)As이고 x = 1.0인 실시예에 따르면 InAs일 수 있다. 이러한 실시예에 따르면, 니켈층(74)으로부터의 니켈은 어닐링 동작 동안에 니켈라이드 물질, 즉 소스/드레인 물질(34)을 형성하기 위해 NMOS 채널 물질(22)과 반응한다. 제 2 실시예(1002)에서 소스/드레인 물질(34)은 그 위에 게이트 유전체(14)가 형성되는 표면(82) 아래에 있다. 제 1 실시예(1001)에서, 소스/드레인 물질(34)은 제 1 실시예(1001)에서 파선(80)에 의해 표시되는 원래의 표면(82) 위와 아래 모두에 형성된다.
그 다음에, 금속 접촉 구조체(42)가 도 4c에 예시된 2개의 실시예에서 나타낸 각자의 소스/드레인 물질(34)로의 접촉을 제공하기 위해 여러 공지의 수단을 이용하여 형성될 수 있다. 저저항성 니켈라이드 물질인 소스/드레인 물질(34)에 관해서 금속 접촉 구조체(42)와 트랜지스터 채널 사이의 접촉 저항은 최소화된다.
도 5a는 PMOS 트랜지스터 구조체의 실시예를 나타내고, 그 많은 피처는 도 1b와 함께 설명되었다. PMOS 채널 물질(50)은 PMOS 트랜지스터 게이트 구조체(54) 아래와, 또한 소스/드레인 영역(28) 내에 형성된다. 에피택셜층(70)이 소스/드레인 영역(28) 내의 PMOS 채널 물질(50) 상부에 형성되고, NMOS 및 PMOS 트랜지스터 모두가 동일한 다이 등의 기판 상부에 형성되는 실시예에 따라 동일한 에피택셜층(70)이 NMOS 및 PMOS 트랜지스터 모두의 소스/드레인 영역에서 사용될 수 있다는 것이 주목되어야 한다. 에피택셜층(70)은 상술된 바와 같고, 일실시예에서 InAs로 형성될 수 있다.
도 5b는 니켈(일실시예에서)층(74)이 상술된 바와 같은 구조 상부에 형성된 후의 도 5a의 구조를 나타낸다. 니켈층(74)은 에피택셜층(70) 모두와 반응하기에 충분한 두께로 형성된다. 어닐링 동작은 소스/드레인 영역(28)에서 니켈라이드 물질인 소스/드레인 물질(34)를 형성하기 위해 도 5b에 나타낸 구조 위에 수행된다. 그 다음에, 선택적인 에칭 동작이 도 5c의 구조를 형성하기 위해 니켈층(74)으로부터 반응하지 않은 니켈을 제거하는데 사용된다. 어닐링 동작은 상술한 바와 같이 일단계 또는 다단계 어닐링 동작일 수 있다. 소스/드레인 물질(34)은 PMOS 채널 물질(50)의 상면(64) 상부에 형성된다. 도 5c의 구조가 형성된 후에 도 1b에 나타낸 금속 접촉 구조체(42)와 같은 금속 접촉 구조체가 소스/드레인 물질(34)로의 접촉을 제공하기 위해 형성될 수 있다.
도 6a는 본 개시에 따른 PMOS 트랜지스터의 또 다른 실시예를 형성하기 위해 사용된 처리 동작의 시퀀스에서 2단계 중 제 1 단계를 예시한다. 예시된 실시예에 따르면, PMOS 채널 물질(50)은 파선(86)까지 연장하도록 초기에 형성된 후, PMOS 트랜지스터 게이트 구조체(54)에 의해 커버되지 않는 PMOS 채널 물질(50)의 부분들, 즉 소스/드레인 영역(28)을 리세싱(recess)하기 위해 에칭 동작 등의 리세싱 동작이 사용된다. 여러 에칭 동작이 사용될 수 있다. 일부 실시예에서 PMOS 채널 물질(50)은 소스/드레인 영역(28)으로부터 완전히 제거될 수 있다. 다른 실시예에서, 감소된 두께의 리세싱된 부분(90)이 남을 수 있다. 그 다음에, 도 5a에 나타낸 에피택셜층(70)과 같은 에피택셜층이 도 6a의 소스/드레인 영역(28)에서, 특히 PMOS 채널 물질(50)의 리세싱된 부분(90) 상에 형성될 수 있다. 에피택셜층은 여러 예시적인 실시예에서 약 5 nm ~ 약 200 nm의 범위 내일 수 있는 두께를 포함하도록 형성될 수 있다. 도 5b에 나타낸 니켈층(74)와 같은 니켈층이 구조체 상부에 형성된 후 어닐링될 수 있다. 그 다음에, 반응하지 않은 니켈이 도 6b에 나타낸 구조를 생성하기 위해 선택적인 에칭 동작을 이용하여 제거된다. 도 6b는 소스/드레인 영역(28)에서 PMOS 채널 물질(50) 상부에 형성된 소스/드레인 물질(34)을 나타낸다. 그러한 실시예에서 소스/드레인 물질(34)은 3원 니켈라이드 물질이고, 도 6b는 이러한 실시예에 따라 소스/드레인 물질(34)이 PMOS 채널 물질(50)의 원래의 상부 표면이었던 파선(68) 위와 아래 모두에 배치되는 것을 예시한다. 금속 접촉 구조체(42)는 여러 공지의 방법에 따라 소스/드레인 영역(28)에서 니켈라이드 물질로의 접촉을 제공하기 위해 소스/드레인 물질(34) 상부에 형성될 수 있다.
일양상에 따르면, 적어도 2원 물질(binary material)인 채널 물질, 및 3원 니켈라이드 물질(ternary nickelide material)을 포함한 소스/드레인 영역을 포함하는 트랜지스터를 구비한 반도체 디바이스가 제공된다.
또 다른 양상에 따르면, 반도체 디바이스를 형성하는 방법이 제공된다. 상기 방법은 기판 상부에 적어도 2원 물질을 포함하는 채널 물질을 형성하는 단계; 게이트 영역 내의 상기 채널 물질 상부에 트랜지스터 게이트 구조체 - 트랜지스터 게이트 구조체는 유전체 상부에 배치된 게이트 전극을 포함함 - 를 형성하는 단계; 트랜지스터 게이트 구조체에 인접하고 상기 트랜지스터 게이트 구조체에 의해 커버되지 않는 소스/드레인 에리어 내의 적어도 상기 채널 물질 상부에 니켈층을 증착하는 단계; 및 소스/드레인 에리어 내에 니켈라이드를 형성하기 위해 어닐링하는 단계를 포함한다.
또 다른 양상에 따르면, CMOS 반도체 디바이스를 형성하는 방법이 제공된다. 상기 방법은 NMOS 영역 내의 기판 상부에 NMOS 채널 물질을 형성하고, PMOS 영역 내의 상기 기판 상부에 PMOS 채널 물질을 형성하는 단계를 포함하고, NMOS 채널 물질 및 PMOS 채널 물질은 각각 3원 물질이다. 상기 방법은 NMOS 게이트 영역 내의 NMOS 채널 물질 상부에 NMOS 트랜지스터 게이트 구조체를 형성하고, PMOS 게이트 영역 내의 상기 PMOS 채널 물질 상부에 PMOS 트랜지스터 게이트 구조체를 형성는 단계; NMOS 게이트 구조체에 인접한 NMOS 소스/드레인 영역 내의 상기 NMOS 채널 물질 상부, 및 상기 PMOS 게이트 구조체에 인접한 PMOS 소스/드레인 영역 내의 PMOS 채널 물질 상부에 2원 소스/드레인 물질을 형성하는 단계; PMOS 영역 및 NMOS 영역 상부에 니켈층을 증착하는 단계; 및 NMOS 소스/드레인 영역 내와 PMOS 소스/드레인 영역 내에 니켈라이드 물질을 형성하기 위해 어닐링하는 단계를 더 포함하고, 상기 니켈라이드 물질은 상기 2원 소스/드레인 물질의 구성성분 및 상기 니켈층으로부터의 니켈의 3원 물질을 포함한다.
열역학적으로 안정된 3원 니켈라이드 물질이 이용되는 실시예에 따라 예시적인 실시예가 설명되었다. 다른 실시예에서는, 열역학적으로 안정된 3원 화합물을 생성하는 니켈 이외의 금속 물질이 사용될 수 있다. 또 다른 실시예에 있어서, 2원 채널 물질 상부에 형성된 금속층은 2개의 금속을 포함할 수 있다. 일실시예에 있어서, 니켈, 및 Pd 또는 Pt과 같은 소량의 다른 물질이 사용될 수 있다. 이러한 실시예에 따르면, 3원 니켈라이드 물질이 형성되는 대신에, 니켈, 2원 채널 물질로부터의 화합물, 및 추가의 금속 원소를 포함한 4원 화합물이 형성된다. 또 다른 실시예에 따르면, 채널 물질은 3개의 원소를 포함한다. 일실시예에 따르면, 소량의 제 3 원소가 존재한다. 그러한 실시예에서는 니켈 또는 다른 막에 의한 어닐링 공정이 4원 화합물을 형성한다. 일실시예는 InGaAs인 금속 물질, 금속 물질 상부에 형성된 니켈막, 및 형성된 NiGaInAs 물질의 4원 금속 화합물을 포함하고, 제 4 원소, 이 경우에 Ga의 양은 어닐링 공정에 따라 형성된 4원 화합물이 열역학적으로 안정되도록 선택된다.
상기는 단지 본 개시의 원리를 예시한다. 그러므로, 당업자는 여기서 설명되거나 도시되지 않았지만 본 개시의 원리를 실시하고 그 사상 및 범위 내에 포함되는 여러 구성을 고안할 수 있을 것이다는 것이 인지될 것이다. 또한, 여기에 인용된 모든 예들 및 조건적 언어는 주로 교육학적인 목적만 위한 거이고, 본 분야의 발전에 기여하는 개시 및 개념의 원리의 이해를 돕고, 그러한 구체적으로 인용된 예 및 조건에 제한되지 않는 것처럼 구성되도록 분명히 의도된다. 또한, 여기서 인용한 본 개시의 원리, 양상 및 실시예뿐만 아니라 그 구체적인 예의 모든 서술은 그들의 구조적 및 기능적 등가물을 포함하도록 의도된다. 추가적으로, 그러한 등가물은 현재 알려진 등가물 및 향후 개발되는 등가물, 즉 구조에 상관없이 동일한 기능을 수행하는 개발되는 어떤 요소들 모두를 포함한다.
예시적인 실시예의 이러한 설명은 전체 쓰여진 설명의 일부로 고려될 첨부되는 도면과 함께 판독되도록 의도된다. 설명에 있어서, "더 낮은", "더 높은", "수평", "수직", "위", "아래", "위로", "아래로", "상부", "저부"뿐 아니라 그 파생어(예를 들어, "수평으로", "하향하여", "상향하여" 등)와 같은 상대적인 용어는 논의하에 다음에 설명되거나 도면에 나타낸 바와 같은 배향을 말하는 것으로 이해해야 한다. 그러한 상대적인 용어는 설명의 편의를 위한 것이고, 장치가 특정 배향으로 구성되거나 동작될 필요는 없다. "접속된" 및 "상호접속된"과 같은 부착, 결합 등에 관련된 용어는, 특별하게 달리 설명되지 않는 한, 이동가능한 또는 고정된 배치 또는 관계뿐만 아니라 매개 구조를 통한 직접적 또는 간접적으로 서로 고정 또는 부착되는 관계를 말한다.
본 개시는 예시적인 실시예의 관점에서 설명되었지만, 그것에 한정되지 않는다. 오히려, 첨부된 청구항은 본 개시의 등가물의 범주 및 범위로부터 벗어남 없이 당업자에 의해 이루어질 수 있는 본 개시의 다른 변형 및 실시예를 포함하기 위해 폭넓게 해석되어야 한다.
Claims (11)
- 트랜지스터를 포함하는 반도체 디바이스에 있어서,
상기 트랜지스터는 적어도 2원 물질(binary material)인 채널 물질, 3원 니켈라이드 물질(ternary nickelide material)을 포함한 소스/드레인 영역 및 표면 상에 배치된 게이트 구조를 포함하고, 상기 3원 니켈라이드 물질은 적어도 부분적으로 상기 표면 상부에 배치되는 것인, 반도체 디바이스. - 제 1 항에 있어서,
상기 트랜지스터는 NMOS 트랜지스터이며,
상기 채널 물질은 InxGa(1-x)As이고, 0.7 < x ≤ 1인 반도체 디바이스. - 제 2 항에 있어서,
상기 3원 니켈라이드 물질은 NiInAs을 포함하고,
상기 트랜지스터는 표면 상에 배치된 게이트 전극 및 게이트 유전체를 갖는 게이트 구조체를 포함하고, 상기 3원 니켈라이드 물질은 상기 표면 아래에 배치되는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 트랜지스터는 PMOS 트랜지스터를 포함하고,
상기 채널 물질은 InyGa(1-y)Sb이고, 0 < y < 1인 반도체 디바이스. - 제 4 항에 있어서,
상기 3원 니켈라이드 물질은 NiInAs을 포함하고,
상기 게이트 구조는 게이트 전극 및 게이트 유전체를 포함하는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 채널 물질은 III-V 버퍼층 위에 배치된 분리층 위에 배치되고,
상기 분리층은 CdTeSe, ZnSeTe, MgSeTe, AlAsSb, InAlAs 및 매립된(buried) 유전체층 중 하나를 포함하는 것인 반도체 디바이스. - 제 1 항에 있어서,
상기 트랜지스터는 NMOS 트랜지스터를 포함하고,
상기 채널 물질은 InxGa(1-x)As이고, 0.7 < x ≤ 1이며,
상기 트랜지스터는 트랜지스터 게이트 및 상기 게이트 구조체에 인접하여 측방향으로(laterally) 배치된 대향하는 스페이서들을 포함하고, 상기 3원 니켈라이드 물질은 상기 스페이서들 아래로 연장되는 것인 반도체 디바이스. - 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 적어도 2원 물질을 포함하는 채널 물질을 형성하는 단계;
게이트 영역 내의 상기 채널 물질 위에 트랜지스터 게이트 구조체 - 상기 트랜지스터 게이트 구조체는 유전체 위에 배치된 게이트 전극을 포함함 - 를 형성하는 단계;
상기 트랜지스터 게이트 구조체에 인접한 소스/드레인 영역 내의 상기 채널 물질 위에 2원 소스/드레인 물질을 형성하는 단계;
상기 트랜지스터 게이트 구조체에 인접하고 상기 트랜지스터 게이트 구조체에 의해 커버되지 않는 소스/드레인 영역 내의 적어도 상기 2원 소스/드레인 물질 위에 니켈층을 증착하는 단계; 및
상기 소스/드레인 영역 내에 니켈라이드 - 상기 니켈라이드는 상기 2원 소스/드레인 물질의 구성성분들 및 상기 니켈층으로부터의 니켈의 3원 물질을 포함함 - 를 형성하기 위해 어닐링하는 단계를 포함하는 반도체 디바이스 형성 방법. - 삭제
- 제 8 항에 있어서,
상기 기판 위에 채널 물질을 형성하는 단계는 상기 기판 위에 형성된 서브구조체(substructure) 위에 상기 채널 물질을 형성하는 단계를 포함하고,
상기 서브구조체는 III-V 버퍼층 위에 배치된 CdTeSe, ZnSeTe, MgSeTe, AlAsSb, 매립된 유전체층, 및 InAlAs 중 하나인 분리층을 포함하며,
상기 반도체 디바이스 형성 방법은,
상기 소스/드레인 물질을 형성하는 단계 전에 상기 게이트 구조체에 의해 커버되지 않는 상기 채널 물질의 일부를 리세싱(recessing)하는 단계; 및
상기 어닐링하는 단계 이후에 상기 니켈층의 반응하지 않은(unreacted) 부분들을 제거하는 단계
를 더 포함하는 반도체 디바이스 형성 방법. - CMOS 반도체 디바이스를 형성하는 방법에 있어서,
NMOS 영역 내의 기판 위에 NMOS 채널 물질을 형성하고, PMOS 영역 내의 상기 기판 위에 PMOS 채널 물질을 형성하는 단계 - 상기 NMOS 채널 물질 및 상기 PMOS 채널 물질 각각은 3원 물질임 - ;
NMOS 게이트 영역 내의 상기 NMOS 채널 물질 위에 NMOS 트랜지스터 게이트 구조체를 형성하고, PMOS 게이트 영역 내의 상기 PMOS 채널 물질 위에 PMOS 트랜지스터 게이트 구조체를 형성는 단계;
상기 NMOS 게이트 구조체에 인접한 NMOS 소스/드레인 영역 내의 상기 NMOS 채널 물질 위에, 그리고 상기 PMOS 게이트 구조체에 인접한 PMOS 소스/드레인 영역 내의 상기 PMOS 채널 물질 위에 2원 소스/드레인 물질을 형성하는 단계;
상기 2원 소스/드레인 물질 위에 니켈층을 증착하는 단계; 및
상기 NMOS 소스/드레인 영역 내와 상기 PMOS 소스/드레인 영역 내에 니켈라이드 물질 - 상기 니켈라이드 물질은 상기 2원 소스/드레인 물질의 구성성분들 및 상기 니켈층으로부터의 니켈의 3원 물질을 포함함 - 을 형성하기 위해 어닐링하는 단계를 포함하는 CMOS 반도체 디바이스 형성 방법.
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