CN103311298B - 用于cmos晶体管的镍化物源极/漏极结构 - Google Patents

用于cmos晶体管的镍化物源极/漏极结构 Download PDF

Info

Publication number
CN103311298B
CN103311298B CN201310054931.5A CN201310054931A CN103311298B CN 103311298 B CN103311298 B CN 103311298B CN 201310054931 A CN201310054931 A CN 201310054931A CN 103311298 B CN103311298 B CN 103311298B
Authority
CN
China
Prior art keywords
source
transistor
channel
nmos
nickel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310054931.5A
Other languages
English (en)
Other versions
CN103311298A (zh
Inventor
查理德·肯尼斯·奥克斯兰德
马克·范·达尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103311298A publication Critical patent/CN103311298A/zh
Application granted granted Critical
Publication of CN103311298B publication Critical patent/CN103311298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供具有降低电阻率的镍化物材料作为NMOS和PMOS技术中的源极/漏极接触面。镍化物材料层可以是三元材料诸如NiInAs，并且可以由先前在源极/漏极区中形成的二元材料形成。二元材料可以是沟道材料，或者其可以是在沟道材料上方形成的外延层。可以使用相同的三元镍化物材料作为NMOS和PMOS两种晶体管中的源极/漏极接触面。各种二元或者三元沟道材料可以用于NMOS晶体管以及用于PMOS晶体管。本发明提供了用于CMOS晶体管的镍化物源极/漏极结构。

Description

用于CMOS晶体管的镍化物源极/漏极结构
技术领域
本发明涉及具有改进的源极/漏极接触区的半导体器件及其制造方法。
背景技术
在现今迅速发展的半导体制造领域中，集成度提高了，器件部件变得越来越小，并且对改善器件性能提出更高的要求。当CMOS(互补金属氧化物半导体)器件缩小到用于未来技术的更小尺寸时，新材料和新构思必须满足先进的性能要求。
CMOS技术包括在同一衬底上以及同一管芯中形成的NMOS(N型金属氧化物半导体)和PMOS(P型金属氧化物半导体)器件。NMOS和PMOS以及各种其他器件中的高性能的关键方面是器件速度。为了使器件高速运行，必须具有极低的电阻，包括金属互连结构与NMOS和PMOS晶体管之间的极低接触电阻。与相应晶体管的栅电极以及与相关晶体管的源极和漏极区形成接触。提供低接触电阻的一种方法是利用注入有降低电阻的掺杂杂质的源极/漏极延伸区。但是，在引入掺杂杂质之后，采用高温活化工艺使其活化，并且热掺杂活化工艺对于用作先进技术中的沟道材料的材料是无效的。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种半导体器件，包括晶体管，所述晶体管包括是至少二元材料的沟道材料以及包含三元镍化物材料的源极/漏极区。
在所述的半导体器件中，所述晶体管是NMOS晶体管并且所述沟道材料是InxGa(1-x)As，其中x＞0.7。
在所述的半导体器件中，所述三元镍化物材料包含NiInAs；所述晶体管包括栅极结构，所述栅极结构具有在表面上设置的栅电极和栅极电介质；以及所述三元镍化物材料设置在所述表面的下方。
在所述的半导体器件中，所述晶体管包括PMOS晶体管；以及所述沟道材料是InyGa(1-y)Sb，其中0＜y＜1。
在所述的半导体器件中，所述晶体管包括PMOS晶体管；以及所述沟道材料是InyGa(1-y)Sb，其中0＜y＜1，其中，所述三元镍化物材料包含NiInAs；所述晶体管具有栅极结构，所述栅极结构包括在表面上设置的栅电极和栅极电介质；以及所述三元镍化物材料至少部分地设置在所述表面的上方。
在所述的半导体器件中，所述晶体管包括PMOS晶体管；以及所述沟道材料是InyGa(1-y)Sb，其中0＜y＜1，所述半导体器件还包括另一晶体管，所述另一晶体管是NMOS晶体管，在所述NMOS晶体管中，所述沟道材料包含InxGa(1-x)As，其中x＞0.7，以及所述三元镍化物材料包含NiInAs。
在所述的半导体器件中，所述沟道材料设置在隔离层的上方，所述隔离层设置在III-V族缓冲层的上方，所述隔离层包含CdTeSe、ZnSeTe、MgSeTe、AlAsSb、InAlAs和掩埋介电层中的一种。
在所述的半导体器件中，所述三元镍化物材料包含NiInAs、NiInSb和NiInB中的一种。
在所述的半导体器件中，所述晶体管包括NMOS晶体管，所述沟道材料是InxGa(1-x)As，其中x＞0.7，所述晶体管包括晶体管栅极和邻近所述栅极结构横向设置的相对的间隔件，并且其中，所述三元镍化物材料在所述间隔件下方延伸。
另一方面，本发明提供了一种形成半导体器件的方法，所述方法包括：在衬底上方形成沟道材料，所述沟道材料包含至少二元材料；在栅极区中的所述沟道材料的上方形成晶体管栅极结构，所述晶体管栅极结构包括设置在电介质上方的栅电极；至少在邻近所述晶体管栅极结构且未被所述晶体管栅极结构覆盖的源极/漏极区中的所述沟道材料上方沉积镍层；以及进行退火从而在所述源极/漏极区中形成镍化物。
在所述的方法中，所述沟道材料包含二元材料，以及所述镍化物包含由来自所述镍层的镍和所述沟道材料的组分组成的三元材料。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述沟道材料包含三元材料，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述沟道材料包含InyGa(1-y)Sb，其中0＜y＜1，以及所述晶体管是PMOS晶体管。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述沟道材料包含InyGa(1-y)Sb，其中0＜y＜1，以及所述晶体管是PMOS晶体管，其中，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述沟道材料包含InxGa(1-x)As，其中x＞0.7，并且其中，所述晶体管是NMOS晶体管。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述沟道材料包含InxGa(1-x)As，其中x＞0.7，并且其中，所述晶体管是NMOS晶体管，其中，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
所述的方法还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，其中，所述在衬底上方形成沟道材料包括在所述衬底上方形成的子结构上方形成所述沟道材料，所述子结构包括设置在III-V族缓冲层上方的隔离层，所述隔离层是CdTeSe、ZnSeTe、MgSeTe、AlAsSb、掩埋介电层和InAlAs中的一种，并且所述方法还包括在所述形成源极/漏极材料之前使未被所述栅极结构覆盖的一部分所述沟道材料凹进，以及在所述退火之后去除所述镍层的未反应部分。
在所述的方法中，所述沟道材料包含三元材料，以及所述镍化物包含由来自所述镍层的镍和所述沟道材料的组分组成的四元材料。
又一方面，本发明提供了一种形成CMOS半导体器件的方法，所述方法包括：在NMOS区中的衬底的上方形成NMOS沟道材料以及在PMOS区中的所述衬底上方形成PMOS沟道材料，所述NMOS沟道材料和所述PMOS沟道材料都是三元材料；在NMOS栅极区中的所述NMOS沟道材料的上方形成NMOS晶体管栅极结构以及在PMOS栅极区中的所述PMOS沟道材料的上方形成PMOS晶体管栅极结构；在邻近所述NMOS栅极结构的NMOS源极/漏极区中的所述NMOS沟道材料上方以及在邻近所述PMOS栅极结构的PMOS源极/漏极区中的所述PMOS沟道材料上方形成二元源极/漏极材料；在所述PMOS区的上方以及在所述NMOS区的上方沉积镍层；以及进行退火以在所述NMOS源极/漏极区中以及在所述PMOS源极/漏极区中形成镍化物材料，所述镍化物材料包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料。
在所述的方法中，所述二元源极/漏极材料是lnAs，以及所述镍化物材料是NiInAs。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据常规实践，对附图的各种部件不必按比例绘制。相反，为了清楚，各种部件的尺寸被任意放大或减小。在整个说明书和附图中，相同的标号表示相同的部件。
图1A是根据本发明的NMOS晶体管结构的实施例的截面图；
图1B是根据本发明的PMOS晶体管结构的实施例的截面图；
图2是示出根据本发明的NMOS晶体管结构的另一实施例的截面图；
图3是示出根据本发明的PMOS晶体管结构的另一实施例的截面图；
图4A至图4C是示出根据本发明的实施例用于形成NMOS晶体管结构的实施例的加工操作顺序的截面图；
图5A至图5C是示出根据本发明的实施例用于形成PMOS晶体管结构的加工操作顺序的截面图；以及
图6A至图6B是示出根据本发明用于形成PMOS晶体管结构的另一实施例的加工操作顺序的截面图。
具体实施方式
本发明提供与NMOS和PMOS晶体管形成接触的低电阻率接触方案。在一些实施例中，接触材料是具有低电阻率的金属半导体三元材料并且其在接触半导体材料时是热力学稳定的。接触材料可以是镍化物(nickelide)层，其在热退火之后是单晶材料并且可以用作源极/漏极区或者源极/漏极延伸区。对于NMOS和PMOS晶体管，可以使用相同的镍化物材料。单晶相提供了可控的横向扩散从而使接触方案是高延展性的并且因为避免了材料之间的尖峰(spiking)，镍化物材料与沟道材料形成了平滑、明显的界面。在一个实施例中，镍化物材料提供了约为100欧姆/平方(Ohms/sq.)至200欧姆/平方的降低电阻。
除了由镍形成的以及整个说明书中所述的镍化物材料之外，在其他实施例中使用其他金属。在一些实施例中，使用铂或钯，以及在又一些实施例中，使用形成热力学稳定的三元相的其他合适的金属材料。
图1A和图1B分别示出根据本发明的NMOS晶体管结构和PMOS晶体管结构的实施例。参照图1A和图1B，在衬底2的上方形成各个相应的晶体管结构，衬底2可以是诸如硅或硅锗或者其他合适的半导体的半导体衬底或者其他材料。在衬底2的上方设置缓冲层4，并且在一个实施例中，缓冲层4可以是III-V族缓冲层，但是在其他实施例中，可以使用其他合适的缓冲层。在一些实施例中，III-V族缓冲层被理解成表示缓冲层由包含来自元素周期表的III族(B、Al、Ga、In、Tl、Uut)和V族(N、P、As、Sb、Bi、Uup)的材料的材料组合形成。在缓冲层4的上方设置隔离层6。在多个实施例中，可以使用各种合适的绝缘体材料诸如但不限于CdTeSe、ZnSeTe、MgSeTe、InAlAs和AlAsSb作为隔离层6。在其他实施例中，隔离层6是掩埋介电材料。
图1A示出NMOS晶体管栅极结构10。栅电极16和栅极电介质14组合形成NMOS晶体管栅极结构10(虚线所示)。邻近形成NMOS晶体管栅极结构10的栅电极16和栅极电介质14的相对侧面形成相对的间隔件18。在一些实施例中，未使用间隔件。栅极电介质14可以是高k介电材料，但是在其他实施例中可以使用其他合适的介电材料。栅电极16可以由各种合适的栅极材料(诸如多晶硅)或者其他合适的半导体或金属材料形成。间隔件18可以由氧化物、氮化物、氮氧化物、它们的组合和其他合适的绝缘材料形成。
NMOS晶体管栅极结构10包括在NMOS沟道材料22上方形成的栅电极16和栅极电介质14并且限定出栅极区。NMOS沟道材料22是至少二元材料并且在多个实施例中可以是三元材料。根据一个实施例，NMOS沟道材料22可以是InxGa(1-x)As，其中x＞0.7，但是，在其他实施例中，可以使用其他合适的二元或三元NMOS沟道材料。根据其中NMOS沟道材料22是InxGa(1-x)As并且x＝1.0的实施例中，NMOS沟道材料22是InAs。邻近NMOS晶体管栅极结构10横向设置源极/漏极区28，并且源极/漏极区28包含源极/漏极材料34。源极/漏极材料34位于表面38的下方，在表面38上形成栅极电介质14并且其向下延伸至隔离层6的顶面36。在多个实施例中，源极/漏极材料34可以是镍化物材料诸如NiInP、NiInAs和NiInSb，但这些仅是实例，并且在其他实施例中，可以使用其他合适的三元镍化物材料或者其他合适的金属半导体三元材料作为源极/漏极材料34。金属接触结构42连接至源极/漏极材料34，并且可以使用各种合适的低电阻率导电材料诸如铜、铝或它们的合金或者各种其他金属作为金属接触结构42。源极/漏极材料34是如上所述的低电阻材料，并且在一些实施例中可以包含范围为约100欧姆/平方至200欧姆/平方的电阻。
在一些实施例中，邻近栅极结构10以及在间隔件18的下方可以形成延伸电介质。在一个实施例中，可以在邻近NMOS沟道晶体管栅极结构10的源极/漏极材料34的表面38上形成延伸电介质(在图1A中未示出)。在一些实施例中，延伸电介质是与下面的材料形成高缺陷界面的合适的氧化物或者其他绝缘材料。在一些实施例中，使用了在美国专利申请公开U.S.2001/0068348A1中论述的延伸电介质。将美国专利申请公开U.S.2001/0068348A1的全部内容并入本申请作为参考。
现参照图1B，在隔离层6的顶面36的上方形成PMOS沟道材料50。在一个实施例中，PMOS沟道材料50可以是InyGa(1-y)Sb，其中0＜y＜1，但是在其他实施例中，可以使用各种其他合适的二元或三元材料作为PMOS沟道材料50。在一些实施例中，PMOS沟道材料50可以是InSb或者GaSb。栅极电介质56和栅电极58形成PMOS晶体管栅极结构54(虚线所示)。沿着PMOS晶体管栅极结构的栅极电介质56和栅电极58的相对侧面设置相对的间隔件62。在一些实施例中，未使用间隔件62。间隔件62可以由氧化物、氮化物、氮氧化物、它们的组合或者其他合适的绝缘材料形成。栅极电介质56可以是高k栅极电介质材料或者其他合适的栅极电介质材料，以及栅电极58可以由多晶硅或者其他合适的半导体材料形成。源极/漏极材料34可以是镍化物材料。在多个实施例中，可以使用镍化物材料诸如NiInP、NiInAs和NiInSb，但是这些仅是一些示例性实施例。在其他实施例中，使用其他合适的三元镍化物材料或者其他合适的金属半导体三元材料作为源极/漏极材料34。金属接触结构42是如上所述的金属接触结构。在图1B示出的PMOS晶体管中，在PMOS沟道材料50的顶面64上方设置源极/漏极材料34。在PMOS沟道材料50的顶面64的上方形成栅极电介质56。
图2是NMOS晶体管的另一个实施例，并且其中相同部件是如上所述的。在图2的实施例中，源极/漏极材料34在虚线66的上方和下方延伸，虚线66代表在其上方设置栅极电介质14的原表面。源极/漏极材料34位于虚线66上方的部分可以由在NMOS沟道材料22A的起始层上方形成的外延层(如将在下文更详细描述的)形成。图2还示出本发明的另一方面，其中间隔件18的下部98(虚线所示)由不同的材料形成并且是延伸电介质。在一个实施例中，延伸电介质可以是费米能级钉扎氧化物间隔件，并且如上所描述，延伸电介质由与下面的材料形成高缺陷界面的合适的氧化物或者其他绝缘材料形成。在一些实施例中，延伸电介质98是如美国专利申请公开U.S.2001/0068348A1中所描述的延伸电介质。
图2还示出本发明的另一方面。在图2中，NMOS沟道材料22A横向延伸越过NMOS沟道晶体管栅极结构10的横向边缘。这是通过控制镍化物的形成反应从而使镍化物不消耗源极/漏极材料并且完全侵占沟道材料一直到如根据图1A的NMOS实施例的NMOS沟道晶体管栅极结构10而实现的。结合图4C描述镍化物的形成工艺。
图3示出根据本发明的PMOS晶体管的另一个实施例。在图3示出的实施例中，源极/漏极材料34在原表面68的上方和下方延伸，在原表面68上形成栅极电介质56。PMOS沟道材料50在源极/漏极区28中具有减小的厚度。根据PMOS实施例，间隔件62可以包括下部96(虚线所示)，其是由与下面的材料形成高缺陷界面的合适的氧化物或者其他绝缘材料形成的延伸电介质。延伸电介质可以是诸如上面所述的费米能级钉扎氧化物间隔件。在另一个实施例中，整个间隔件62可以是费米能级钉扎氧化物间隔件诸如由与下面的材料形成高缺陷界面的合适的氧化物或者其他绝缘材料形成的延伸电介质。在又一些实施例中，未使用间隔件62。
为简化描述的目的，图4A示出在相同的结构上示出的具有NMOS晶体管的两个实施例的结构。图4A示出根据本发明用于形成两个实施例的加工操作顺序中的第一步骤。第一实施例1001出现在虚线1000的左手边并且利用在NMOS沟道材料22上方形成的外延层。第二实施例1002出现在虚线1000的右手边并且未利用第一实施例1001的外延层。图4A示出在相同结构上的两个实施例，并且应当理解，根据一个实施例，可以制造NMOS晶体管使得其相对的源极/漏极区都包括诸如第一实施例1001中示出的另一外延层。根据另一个实施例，可以制造NMOS晶体管使得其源极/漏极区都不包括另一外延层并且可以根据第二实施例1002制造源极/漏极区二者。
在整个说明书中，相同标号表示相同部件，并且在隔离层6的上方设置如上所述的NMOS沟道材料22。在第一实施例1001中，在NMOS沟道材料22的上方形成另一外延层70。可以采用选择性外延生长或者沉积在源极/漏极区28中形成外延层70。根据一些实施例，外延层70的厚度可以为约5nm至50nm，并且在一个实施例中外延层70可以是InAs。在其他实施例中，外延层70可以由InP、InSb或者其他合适的二元材料形成。
图4B示出根据一个实施例在图4A的结构的上方形成镍层74之后的图4A的两个实施例。可以使用各种厚度。在一些实施例中，镍层74的厚度可以在约5nm至约200nm的范围内。根据第一实施例1001，形成具有足够厚度的镍层74以与全部外延层70反应并且通过结合外延材料70形成镍化物材料。根据不包括外延层70的第二实施例1002，形成具有足够厚度的镍层74以与所有的NMOS沟道材料22反应。可以采用各种沉积方法诸如溅射、蒸发或其他物理汽相沉积(PVD)方法来形成镍层74。
图4C示出在实施了热退火操作之后的图4B所示的两个实施例。热退火导致反应以形成三元镍化物材料。退火操作可以是一步操作或者多步操作。根据一个实施例，使用两步退火工艺，其中第一步是导致镍金属扩散到下面的半导体材料中的低温步骤。在第一退火步骤之后，可以可选地应用选择性蚀刻操作来去除未反应的镍。两步退火操作的第二退火操作在更高的温度下实施并且形成如上所述的包括低电阻的热力学稳定的三元材料。在一个实施例中，退火操作的第一步可以在275℃至325℃的温度范围内实施，而两步退火操作的第二步的温度范围可以为325℃至450℃。
根据第一实施例1001和第二实施例1002，来自镍层74的镍优选与二元材料反应以形成用作源极/漏极材料34的三元镍化物材料。在任一个实施例中，在实施退火操作之后，应用选择性蚀刻操作去除未反应的镍。
在第一实施例1001中，外延层70可以是InAs(二元材料)，并且来自镍层74的镍与外延层70的二元材料反应使得源极/漏极材料34是镍化物材料。根据该实施例，源极/漏极材料34的镍化物材料是NiInAs，但是在其他实施例中，源极/漏极材料34可以是NiInP或NiInSb或者其他镍化物材料。根据第二实施例1002，退火操作导致镍和NMOS沟道材料22之间的反应，NMOS沟道材料22在一些实施例中可以是二元材料。在一个实施例中，NMOS沟道材料22可以是InAs，即，根据其中NMOS沟道材料22是InxGa(1-x)As，其中x＝1.0的实施例。根据该实施例，在退火操作期间，来自镍层74的镍与NMOS沟道材料22反应以形成镍化物材料，即源极/漏极材料34。在第二实施例1002中，源极/漏极材料34位于表面82的下方，在该表面82上形成栅极电介质14。在第一实施例1001中，在表面82的上方和下方都形成源极/漏极材料34，表面82在第一实施例1001中用虚线80表示。
然后可以采用各种方式形成金属接触结构42以提供与图4C中示出的两个实施例中所示的相应源极/漏极材料34的接触。因为源极/漏极材料34是低电阻率镍化物材料，使金属接触结构42和晶体管沟道之间的接触电阻最小化。
图5A示出PMOS晶体管结构的实施例，其中的许多部件结合图1B进行描述。在PMOS晶体管栅极结构54(虚线所示)下方以及还在源极/漏极区28中形成PMOS沟道材料50。在源极/漏极区28中的PMOS沟道材料50的上方形成外延层70。根据其中在衬底上方(诸如在同一管芯中)形成NMOS和PMOS两种晶体管的实施例，在NMOS和PMOS两种晶体管的源极/漏极区中可以使用相同的外延层70。在一个实施例中，外延层70是如上所述的外延层并且可以由InAs形成。
图5B示出在如上所述的结构上方形成镍层74的实施例之后的图5A的结构。形成具有足够厚度的镍层74以与全部外延层70反应。对图5B示出的结构实施退火操作以在源极/漏极区28中形成源极/漏极材料34，该源极/漏极材料34是镍化物材料。然后应用选择性蚀刻操作从镍层74去除未反应的镍从而形成图5C的结构。退火操作可以是如上所述的一步或者多步退火操作。在PMOS沟道材料50的顶面64的上方形成源极/漏极材料34。在形成图5C的结构之后，可以形成接触金属结构诸如图1B所示的金属接触结构42，从而提供与源极/漏极材料34的接触。
图6A示出根据本发明用于形成PMOS晶体管的另一个实施例的加工操作顺序中的两个步骤的第一步。根据示出的实施例，首先形成向上延伸至虚线86的PMOS沟道材料50，然后应用诸如蚀刻操作的凹进操作使PMOS沟道材料50未被PMOS晶体管栅极结构54覆盖(即，在源极/漏极区28中)的部分凹进。可以应用各种蚀刻操作。在一些实施例中，从源极/漏极区28完成去除PMOS沟道材料50。在其他实施例中，保留具有减小厚度的凹进部分90。然后可以在图6A的源极/漏极区28中，具体而言是在PMOS沟道材料50的凹进部分90上形成外延层，诸如图5A示出的外延层70。在多个实施例中，可以形成厚度范围为约5nm至约200nm的外延层。可以在结构的上方形成镍层，诸如图5B中示出的镍层74，然后进行退火。然后应用选择性蚀刻操作去除未反应的镍，得到图6B中示出的结构。图6B示出在源极/漏极区28中的PMOS沟道材料50的上方形成源极/漏极材料34。在该实施例中，源极/漏极材料34是三元镍化物材料，并且图6B示出根据该实施例在虚线68的上方和下方都设置源极/漏极材料34，虚线68是PMOS沟道材料50的原上表面。根据各种方法，可以在源极/漏极材料34的上方形成金属接触结构42以提供与源极/漏极区28中的镍化物材料的接触。
根据一个方面，提供一种半导体器件，该半导体材料包括晶体管，该晶体管包含是至少二元材料的沟道材料以及包含三元镍化物材料的源极/漏极区。
根据另一方面，提供一种形成半导体器件的方法。该方法包括：在衬底上方形成沟道材料，该沟道材料包含至少二元材料；在栅极区中的沟道材料的上方形成晶体管栅极结构，该晶体管栅极结构包括设置在电介质上方的栅电极；至少在邻近晶体管栅极结构且未被晶体管栅极结构覆盖的源极/漏极区中的沟道材料的上方沉积镍层；以及进行退火以在源极/漏极区中形成镍化物。
根据另一方面，提供一种形成CMOS半导体器件的方法。该方法包括：在NMOS区中的衬底上方形成NMOS沟道材料以及在PMOS区中的所述衬底上方形成PMOS沟道材料，NMOS沟道材料和PMOS沟道材料都是三元材料。该方法还包括：在NMOS栅极区中的NMOS沟道材料的上方形成NMOS晶体管栅极结构以及在PMOS栅极区中的PMOS沟道材料的上方形成PMOS晶体管栅极结构；在邻近NMOS栅极结构的NMOS源极/漏极区中的NMOS沟道材料的上方以及在邻近PMOS栅极结构的PMOS源极/漏极区中的PMOS沟道材料的上方形成二元源极/漏极材料；在PMOS区和NMOS区上方沉积镍层；以及进行退火以在NMOS源极/漏极区中以及在PMOS源极/漏极区中形成镍化物材料，该镍化物材料包含由来自镍层的镍和二元源极/漏极材料的组分组成的三元材料。
根据其中利用热力学稳定的三元镍化物材料的实施例描述了示出的实施例。在其他实施例中，可以使用除了镍以外的金属材料以及产生热力学稳定的三元化合物的金属材料。在又一些实施例中，在二元沟道材料上方形成的金属层可以包含两种金属。在一个实施例中，使用镍和少量的诸如Pd或Pt的另一种材料。根据该实施例，代替形成三元镍化物材料，形成包含镍、来自二元沟道材料的组分和另一金属元素的四元化合物。根据又一实施例，沟道材料包含三种元素。根据一个实施例，存在少量的第三元素。在这些实施例中，退火工艺利用镍或者其他膜形成四元化合物。一个实施例涉及：沟道材料是InGaAs，在沟道材料的上方形成镍膜，以及形成NiGaInAs材料的四元金属化合物，选择第四元素(在该情况下是Ga)的量从而使根据退火工艺形成的四元化合物是热力学稳定的。
前面仅示出了本发明的原理。因此，应该理解，本领域普通技术人员能够设计出尽管在本文中没有明确描述或示出的但体现了本发明的原理并包括在其精神和范围内的各种布置。此外，本文引用的所有实例和条件语言都主要明确预期仅是为了教导的目的且旨在帮助理解本发明的原理和为促进本领域所贡献的构思，并且被解释为不限于这些具体引用的实例和条件。此外，本文中引用本发明的原理、方面和实施例以及其具体实例的所有声明都预期包涵其结构和功能两种等效物。此外，预期这些等效物包括当前已知的等效物以及将来开发的等效物，即，不管其结构如何，开发的执行相同功能的任何元件。
预期结合附图一起阅读实施例的这种描述，所述附图被认为是整个书面说明书的一部分。在说明书中，相对术语诸如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为是指如随后所述的或者如论述中的附图所示的方位。这些相对术语是为了便于描述，并不要求在具体方位上构造或操作装置。除非另有明确描述，关于接合、连接等的术语(诸如“连接”和“互连”)是指其中一个结构直接或通过插入结构间接地固定或接合至另一结构的关系以及两者都是可移动的或刚性的接合或关系。
尽管通过实施例描述了本发明，但其不限于此。相反，所附权利要求应按广义进行解释，以包括由本领域技术人员在不背离本发明的等效物的精神和范围的情况下可以做出的本发明的其他变体和实施例。

Claims (21)

1.一种半导体器件，包括晶体管，所述晶体管包括是至少二元材料的沟道材料以及包含三元镍化物材料的源极/漏极区，其中，所述晶体管包括栅极结构，所述栅极结构设置在所述沟道材料的表面的上方，并且所述栅极结构具有栅电极和栅极电介质，并且间隔件设置在所述栅电极和所述源极/漏极区之间，所述间隔件包括由第一材料形成的上部和由不同的材料形成的下部，并且所述三元镍化物材料设置在所述表面的下方并且还部分设置在所述表面上方。
2.根据权利要求1所述的半导体器件，其中，所述晶体管是NMOS晶体管并且所述沟道材料是InxGa(1-x)As，其中x>0.7。
3.根据权利要求1所述的半导体器件，其中，所述三元镍化物材料包含NiInAs。
4.根据权利要求1所述的半导体器件，其中，所述晶体管包括PMOS晶体管；以及所述沟道材料是InyGa(1-y)Sb，其中0<y<1。
5.根据权利要求4所述的半导体器件，其中，所述三元镍化物材料包含NiInAs。
6.根据权利要求4所述的半导体器件，还包括另一晶体管，所述另一晶体管是NMOS晶体管，在所述NMOS晶体管中，所述沟道材料包含InxGa(1-x)As，其中x>0.7，以及所述三元镍化物材料包含NiInAs。
7.根据权利要求1所述的半导体器件，其中，所述沟道材料设置在隔离层的上方，所述隔离层设置在III-V族缓冲层的上方，所述隔离层包含CdTeSe、ZnSeTe、MgSeTe、AlAsSb、InAlAs和掩埋介电层中的一种。
8.根据权利要求1所述的半导体器件，其中，所述三元镍化物材料包含NiInAs、NiInSb和NiInB中的一种。
9.根据权利要求1所述的半导体器件，其中，所述晶体管包括NMOS晶体管，所述沟道材料是InxGa(1-x)As，其中x>0.7，所述晶体管包括邻近所述栅极结构横向设置的相对的所述间隔件，并且其中，所述三元镍化物材料在所述间隔件下方延伸。
10.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成沟道材料，所述沟道材料包含至少二元材料；
在栅极区中的所述沟道材料的表面的上方形成晶体管栅极结构，所述晶体管栅极结构包括电介质和设置在所述电介质上方的栅电极；
至少在邻近所述晶体管栅极结构且未被所述晶体管栅极结构覆盖的源极/漏极区中的所述沟道材料上方沉积镍层；以及
进行退火从而在所述源极/漏极区中形成镍化物，
其中，间隔件设置在所述栅电极和所述源极/漏极区之间，所述间隔件包括由第一材料形成的上部和由不同的材料形成的下部，并且所述镍化物材料设置在所述表面的下方并且还部分设置在所述表面上方。
11.根据权利要求10所述的方法，其中，所述沟道材料包含二元材料，以及所述镍化物包含由来自所述镍层的镍和所述沟道材料的组分组成的三元材料。
12.根据权利要求10所述的方法，还包括在所述沉积镍层之前，在邻近所述栅极结构的源极/漏极区中的所述沟道材料的上方形成二元源极/漏极材料，并且其中，所述镍化物包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料。
13.根据权利要求12所述的方法，其中，所述沟道材料包含三元材料，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
14.根据权利要求12所述的方法，其中，所述沟道材料包含InyGa(1-y)Sb，其中0<y<1，以及所述晶体管是PMOS晶体管。
15.根据权利要求14所述的方法，其中，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
16.根据权利要求12所述的方法，其中，所述沟道材料包含InxGa(1-x)As，其中x>0.7，并且其中，所述晶体管是NMOS晶体管。
17.根据权利要求16所述的方法，其中，所述二元源极/漏极材料包含InAs，以及所述镍化物包含NiInAs。
18.根据权利要求12所述的方法，其中，所述在衬底上方形成沟道材料包括在所述衬底上方形成的子结构上方形成所述沟道材料，所述子结构包括设置在III-V族缓冲层上方的隔离层，所述隔离层是CdTeSe、ZnSeTe、MgSeTe、AlAsSb、掩埋介电层和InAlAs中的一种，并且所述方法还包括在所述形成源极/漏极材料之前使未被所述栅极结构覆盖的一部分所述沟道材料凹进，以及在所述退火之后去除所述镍层的未反应部分。
19.根据权利要求10所述的方法，其中，所述沟道材料包含三元材料，以及所述镍化物包含由来自所述镍层的镍和所述沟道材料的组分组成的四元材料。
20.一种形成CMOS半导体器件的方法，所述方法包括：
在NMOS区中的衬底的上方形成NMOS沟道材料以及在PMOS区中的所述衬底上方形成PMOS沟道材料，所述NMOS沟道材料和所述PMOS沟道材料都是三元材料；
在NMOS栅极区中的所述NMOS沟道材料的表面的上方形成NMOS晶体管栅极结构以及在PMOS栅极区中的所述PMOS沟道材料的表面的上方形成PMOS晶体管栅极结构，所述NMOS晶体管栅极结构和所述PMOS晶体管栅极结构均具有栅电极和栅极电介质；
在邻近所述NMOS栅极结构的NMOS源极/漏极区中的所述NMOS沟道材料上方以及在邻近所述PMOS栅极结构的PMOS源极/漏极区中的所述PMOS沟道材料上方形成二元源极/漏极材料；
在所述PMOS区的上方以及在所述NMOS区的上方沉积镍层；以及
进行退火以在所述NMOS源极/漏极区中以及在所述PMOS源极/漏极区中形成镍化物材料，所述镍化物材料包含由来自所述镍层的镍和所述二元源极/漏极材料的组分组成的三元材料，
其中，间隔件设置在NMOS晶体管中的所述栅电极和所述NMOS源极/漏极区之间和PMOS晶体管中的所述栅电极和所述PMOS源极/漏极区之间，所述间隔件包括由第一材料形成的上部和由不同的材料形成的下部，并且所述镍化物材料设置在所述NMOS沟道材料的表面的下方以及所述PMOS沟道材料的表面的下方并且还部分设置在所述NMOS沟道材料的表面的上方以及所述PMOS沟道材料的表面的上方。
21.根据权利要求20所述的方法，其中，所述二元源极/漏极材料是lnAs，以及所述镍化物材料是NiInAs。
CN201310054931.5A 2012-03-07 2013-02-20 用于cmos晶体管的镍化物源极/漏极结构 Active CN103311298B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/414,437 US9680027B2 (en) 2012-03-07 2012-03-07 Nickelide source/drain structures for CMOS transistors
US13/414,437 2012-03-07

Publications (2)

Publication Number Publication Date
CN103311298A CN103311298A (zh) 2013-09-18
CN103311298B true CN103311298B (zh) 2017-06-06

Family

ID=49113300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310054931.5A Active CN103311298B (zh) 2012-03-07 2013-02-20 用于cmos晶体管的镍化物源极/漏极结构

Country Status (3)

Country Link
US (1) US9680027B2 (zh)
KR (1) KR101461782B1 (zh)
CN (1) CN103311298B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866195B2 (en) 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US9252237B2 (en) 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
US20130299895A1 (en) 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US20070138506A1 (en) * 2003-11-17 2007-06-21 Braddock Walter D Nitride metal oxide semiconductor integrated transistor devices
JP2007519240A (ja) * 2004-01-06 2007-07-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トンネル層に量子ドットを有するトランジスタ
US7135724B2 (en) * 2004-09-29 2006-11-14 International Business Machines Corporation Structure and method for making strained channel field effect transistor using sacrificial spacer
US7569869B2 (en) * 2007-03-29 2009-08-04 Intel Corporation Transistor having tensile strained channel and system including same
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110068348A1 (en) 2009-09-18 2011-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thin body mosfet with conducting surface channel extensions and gate-controlled channel sidewalls
US8461664B2 (en) * 2010-06-02 2013-06-11 The United States Of America, As Represented By The Secretary Of The Navy N- and p-channel field-effect transistors with single quantum well for complementary circuits
US8304319B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a disilicide
US8647523B2 (en) * 2011-03-11 2014-02-11 Fujifilm Electronic Materials U.S.A., Inc. Etching composition
TWI577834B (zh) * 2011-10-21 2017-04-11 富士軟片電子材料美國股份有限公司 新穎的鈍化組成物及方法
US8765586B2 (en) * 2011-12-20 2014-07-01 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices
US8866195B2 (en) * 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US20130299895A1 (en) * 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
US8709277B2 (en) * 2012-09-10 2014-04-29 Fujifilm Corporation Etching composition
US20140293683A1 (en) * 2013-04-01 2014-10-02 Tokyo Institute Of Technology Magneto-resistive effect element

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
An Ultralow-Resistance Utrashallow Metallic Source/Drain Contact Scheme for III-V NMOSSource/Drain Contact Scheme for III-V NMOS;S.W.Chang,Xu Li,etal;《ELECTRON DEVICE LETTERS》;20120430;第33卷(第四期);第501页第1段至第503页第3段、附图1 *
S.W.Chang,etal.An Ultralow-Resistance Utrashallow Metallic Source/Drain Contact Scheme for III-V NMOSSource/Drain Contact Scheme for III-V NMOS.《ELECTRON DEVICE LETTERS》.2012, *

Also Published As

Publication number Publication date
KR101461782B1 (ko) 2014-11-13
KR20130102480A (ko) 2013-09-17
US9680027B2 (en) 2017-06-13
US20130234205A1 (en) 2013-09-12
CN103311298A (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
US10504890B2 (en) High density nanosheet diodes
CN105529269B (zh) 减小接触电阻的技术
CN102437088B (zh) 一种半导体结构及其制造方法
CN103311185B (zh) 制造混合高k/金属栅堆叠件的方法
CN101924133B (zh) 鳍式fet及其形成方法
CN104160482B (zh) 用于减小纳米线晶体管中的寄生电阻的触点技术和配置
US11404405B2 (en) Semiconductor device including a repeater/buffer at upper metal routing layers and methods of manufacturing the same
US10304826B2 (en) Complimentary metal-oxide-semiconductor (CMOS) with low contact resistivity and method of forming same
CN102341897A (zh) 具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱mosfet沟道
CN105322015A (zh) 栅极结构及其制造方法
CN103531588B (zh) 具有金属接触件的iii-v族化合物半导体器件及其制造方法
TWI538204B (zh) 具有不同材料的閘極結構之功率金氧半導體場效電晶體
WO2013095750A1 (en) Contact structures for semiconductor transistors
CN103137488A (zh) 半导体器件及其制造方法
CN102881724B (zh) 多栅晶体管及其制造方法
CN103681346B (zh) 晶体管、半导体器件及其制造方法
CN105977292A (zh) 半导体装置及其制造方法
CN104659096A (zh) 包括分离的结接触的石墨烯器件及其制造方法
CN103794483B (zh) 具有金属栅极的半导体器件的制作方法
CN103311298B (zh) 用于cmos晶体管的镍化物源极/漏极结构
JPWO2019107411A1 (ja) トンネル電界効果トランジスタおよび電子デバイス
Yang et al. Recent progress in low-temperature-process monolithic three dimension technology
CN117529818A (zh) 半导体器件及其制作方法、电子设备
Wong et al. Novel nickel silicide contact technology using selenium segregation for SOI n-FETs with silicon–carbon source/drain stressors
TW201444024A (zh) 場效型半導體裝置及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant