CN104659096A - 包括分离的结接触的石墨烯器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种包括分离的结接触的石墨烯器件及其制造方法。石墨烯器件是其中石墨烯被用作沟道的场效应晶体管(FET)。源电极和漏电极不直接接触石墨烯沟道，通过掺杂半导体而形成的结接触分离地设置在石墨烯沟道和源电极之间以及石墨烯沟道和漏电极之间。因此，在其中电压不施加到栅电极的截止状态中，由于在石墨烯沟道和结接触之间的势垒，载流子不会移动。结果，石墨烯器件在截止状态可以具有低电流。

Description

包括分离的结接触的石墨烯器件及其制造方法
技术领域
示例实施方式涉及石墨烯器件及其制造方法，更具体地，涉及包括分离的结接触使得截止电流特性被改善的石墨烯器件及其制造方法。
背景技术
石墨烯是具有通常的二维六方结构的材料，其中碳原子在一个平面上被六方地连接并具有大约为原子层的小厚度。由于石墨烯具有平稳的特性以及高的电学/机械/化学特性并具有高导电性，所以石墨烯作为下一代材料受到瞩目。具体地，对于使用石墨烯的纳米器件进行了许多研究。
发明内容
根据至少一个示例实施方式，石墨烯器件可以包括石墨烯沟道层、用于施加电场到石墨烯沟道层的栅电极、和接触栅电极的第一结接触层和第二结接触层。第一结接触层和第二结接触层可以彼此电分离。
石墨烯器件可以还包括基板。第一结接触层和第二结接触层可以相邻地设置在基板的顶表面上。
第一结接触层和第二结接触层可以被掺杂以具有相同的导电类型。基板可以被掺杂以具有与第一结接触层和第二结接触层的导电类型相反的导电类型。
基板可以由绝缘材料形成。
石墨烯器件可以还包括设置在第一结接触层和第二结接触层之间的分离膜以便将第一结接触层和第二结接触层彼此电分离。
分离膜可以包括沟槽和填充在沟槽中的绝缘材料，该沟槽通过对基板的一部分执行蚀刻而形成以穿过第一结接触层和第二结接触层之间。
石墨烯沟道层可以设置在第一结接触层、分离膜和第二结接触层的顶表面上。
石墨烯器件可以还包括设置在第一结接触层和第二结接触层的顶表面上的栅绝缘膜以覆盖石墨烯沟道层。栅电极可以设置在栅绝缘膜上以面对石墨烯沟道层。
石墨烯器件可以还包括接触第一结接触层的源电极和接触第二结接触层的漏电极。
源电极可以设置在第一结接触层的顶表面上并可以延伸到栅绝缘膜的第一侧。漏电极可以设置在第二结接触层的顶表面上并可以延伸到栅绝缘膜的第二侧。
石墨烯器件可以还包括由绝缘材料形成的基板。栅电极可以设置在基板上。
石墨烯器件可以还包括基本上或完全设置在基板和栅电极的顶表面上以覆盖栅电极的栅绝缘膜。石墨烯沟道层可以局部地设置在栅绝缘膜的顶表面上以面对栅电极。第一结接触层和第二结接触层可以分别设置在石墨烯沟道层的两侧上。
石墨烯器件可以还包括设置在第一结接触层和第二结接触层之间的分离膜以将第一结接触层和第二结接触层彼此电分离。第一结接触层和第二结接触层可以被掺杂以具有相同的导电类型。
第一结接触层可以设置在栅绝缘膜的顶表面和/或石墨烯沟道层的顶表面的一部分上从而接触石墨烯沟道层的一部分。第二结接触层可以设置在栅绝缘膜的顶表面和石墨烯沟道层的顶表面的其他部分上，从而接触石墨烯沟道层的另一部分。
根据另一示例实施方式，石墨烯器件的制造方法可以包括：在基板的顶表面上基本上或完全形成掺杂的结接触层；通过穿过结接触层的中心部分对基板的一部分执行蚀刻而形成沟槽，以将结接触层分为第一结接触层和第二结接触层；在第一结接触层和第二结接触层的顶表面上形成石墨烯沟道层；在第一结接触层和第二结接触层的顶表面上形成栅绝缘膜从而基本上或完全覆盖石墨烯沟道层；在第一结接触层和第二结接触层上分别形成源电极和漏电极；在栅绝缘膜上形成栅电极以面对石墨烯沟道层。
基板可以由被掺杂以具有第一导电类型的半导体材料形成或包括该半导体材料。基板的顶表面可以被掺杂以具有与第一导电类型相反的第二导电类型，从而形成结接触层。
该方法可以还包括在形成沟槽之后用绝缘材料填充沟槽内部。
形成石墨烯沟道层可以包括在第一结接触层和第二结接触层的顶表面上基本上或完全形成石墨烯以及去除在第一结接触层和第二结接触层的顶表面的边缘或侧面处的石墨烯。
形成栅绝缘膜可以包括在第一结接触层和第二结接触层的顶表面上基本上或完全形成绝缘材料以及去除绝缘材料使得第一结接触层和第二结接触层的顶表面的边缘或侧面被局部地暴露。
形成源电极、漏电极和栅电极可以包括用导电材料基本上或完全涂覆第一结接触层和第二结接触层以及栅绝缘膜，以及图案化第一结接触层和第二结接触层以及栅绝缘膜以同时形成源电极、漏电极和栅电极。
附图说明
通过下文结合附图对示例实施方式的描述，这些和/或其它示例实施方式将变得明显且更易于理解，附图中：
图1是示意地示出根据至少一个示例实施方式的石墨烯器件的结构的截面图；
图2A到2C是示意地示出图1的石墨烯器件的操作的能带图；
图3A到3F是示意地示出图1的石墨烯器件的制造工艺的截面图；
图4是示意地示出根据另一示例实施方式的石墨烯器件的结构的截面图；和
图5是示出根据至少一个示例实施方式制造石墨烯器件的方法的流程图。
具体实施方式
现在将在下文参考附图更充分地描述包括分离的结接触的石墨烯器件及其制造方法，在附图中示出了发明构思的元件。然而，本发明构思可以以许多不同的形式实施，不应该理解为限于在此阐述的示例实施方式。而是，提供这些示例实施方式使得本公开彻底和完整，并将向本领域的普通技术人员充分传达本发明构思的范围。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解，当一元件被称为“在”另一元件“上”、“连接到”或“联接到”另一元件时，它可以直接在另一元件上、直接连接到或直接联接到另一元件，或者可以存在插入元件。相反，当一元件被称“直接在”另一元件“上”、“直接连接到”或“直接联接到”另一元件时，没有插入元件存在。这里所用的术语“和/或”包括一个或多个相关所列项目的任何及所有组合。此外，将理解，当层被称为“在”另一层“下”时，它可以直接在其下方或者也可以存在一个或多个插入层。此外，还将理解，当层被称为“在”两个层“之间”时，它可以是该两个层之间的仅有的层，或者也可以存在一个或多个插入层。
将理解，尽管术语“第一”、“第二”等在这里可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，在下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分而不背离示例实施方式的教导。
在附图中，为了图示的清晰可以夸大层和区域的尺寸。相似的附图标记始终指代相似的元件。相同的附图标记在说明书中始终指示相同的组件。
为了便于描述，空间相对术语，诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等等，可以在此使用以描述一个元件或特征与其他(诸)元件或特征如附图所示的关系。将理解，空间相对术语旨在包括除图中所示的取向之外器件在使用或操作中的不同的取向。例如，如果在附图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示例术语“在...下面”可以包括之上和之下两个取向。器件可以被不同地定位(旋转90度或在其他的取向)，相应地解释这里使用的空间相对描述符。
在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制示例实施方式。如在此所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。将进一步理解，术语“包括”和/或“包含”当在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
在此参考截面图描述了示例实施方式，该截面图是示例实施方式的理想化实施方式(及中间结构)的示意图。如此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应该理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域通常具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区域内的一些注入。因此，在附图中示出的区域本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，并非旨在限制示例实施方式的范围。
除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有与示例实施方式所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术的上下文中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。如在此使用，当诸如“......中的至少一个”的表述在一列元件之前时，修饰元件的整个列表而不修饰列表中的各个元件。
虽然可能没有示出一些截面图的相应的平面图和/或透视图，但在此示出的器件结构的截面图提供了对于沿两个不同方向延伸的多个器件结构的支持(如平面图中所示)和/或对于在三个不同方向延伸的多个器件结构的支持(如透视图中所示)。该两个不同方向可以彼此正交或者可以不彼此正交。该三个不同方向可以包括与该两个不同方向正交的第三方向。多个器件结构可以被集成在相同的电子器件中。例如，当器件结构(例如，存储单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如，存储单元结构或者晶体管结构)，这将通过电子器件的平面图示出。多个器件结构可以布置为阵列和/或布置为二维图案。
现在将详细参考实施方式，实施方式的示例在附图中示出，其中相似的附图标记始终指示相似的元件。在这点上，本实施方式可以具有不同的形式且不应理解为限于在此给出的描述。因此，仅在下文参考附图来描述实施方式，从而解释本描述的示例实施方式。
图1是示意地示出根据示例实施方式的石墨烯器件100的结构的截面图。参照图1，根据示例实施方式的石墨烯器件100包括：基板101；相邻地设置在基板101的顶表面上的第一结接触层111和第二结接触层112；设置在第一结接触层111和第二结接触层112之间并将第一结接触层111和第二结接触层112彼此电分离的分离膜120；设置在第一结接触层111的顶表面和第二结接触层112的顶表面的至少一部分上的石墨烯沟道层130；设置在第一结接触层111的顶表面和第二结接触层112的顶表面的至少一部分上并覆盖石墨烯沟道层130的栅绝缘膜140；设置在第一结接触层111的至少一部分上的源电极151；设置在栅绝缘膜140上的栅电极152；以及设置在第二结接触层112的至少一部分上的漏电极153。
基板101可以是包括硅(Si)、氧化锌(ZnO)、锗(Ge)、砷化镓(GaAs)、碳化硅(SiC)、磷化铝(AlP)、磷化铟(InP)和砷化铝(AlAs)的半导体基板。此外，基板101可以是包括玻璃、塑料和Al2O3的绝缘基板。
第一结接触层111和第二结接触层112可以由包括Si、ZnO、Ge、GaAs、SiC、AlP、InP和AlAs的半导体材料形成并可以被n型或p型掺杂。第一结接触层111和第二结接触层112可以被掺杂为具有相同的导电类型。例如，第一结接触层111和第二结接触层112两者可以被n型或p型掺杂。当第一结接触层111和第二结接触层112被n型掺杂时，石墨烯器件100是负性沟道金属氧化物半导体(NMOS，negative-channel metal oxide semiconductor)。当第一结接触层111和第二结接触层112被p型掺杂时，石墨烯器件100是正性沟道金属氧化物半导体(PMOS，positive-channel MOS)。
根据至少一个示例实施方式，当基板101由半导体材料形成时，为了防止电流漏泄，基板101可以被掺杂为具有与第一结接触层111和第二结接触层112的导电类型相反的导电类型。例如，基板101可以被p型掺杂而第一结接触层111和第二结接触层112可以被n型掺杂，或者基板101可以被n型掺杂而第一结接触层111和第二结接触层112可以被p型掺杂。当基板101由绝缘材料形成时，基板101不需要被掺杂。
第一结接触层111和第二结接触层112可以通过设置在其间的分离膜120而被彼此电分离。分离膜120可以是通过对基板101的一部分执行蚀刻以穿过第一结接触层111和第二结接触层112之间而形成的浅沟槽隔离(STI)。当通过蚀刻形成的沟槽的内部不被填充时，分离膜120可以包括空气。然而，沟槽的内部例如可以被填充有具有大的能带隙的材料，诸如SiO2或者SiNx，使得可以形成分离膜120。
石墨烯沟道层130可以由单层或多层石墨烯形成，并可以设置在第一结接触层111、分离膜120和第二结接触层112的顶表面的至少一部分上。因此，第一结接触层111和第二结接触层112可以通过石墨烯沟道层130连接。如在后面描述的，连接地提供在第一结接触层111和第二结接触层112之间的石墨烯沟道层130可以是在源极和漏极之间的沟道。
栅绝缘膜140例如可以由诸如SiO2、SiNx、HfO2和ZrO2的绝缘材料形成。栅绝缘膜140可以基本上或完全覆盖石墨烯沟道层130，使得石墨烯沟道层130不暴露于外部。为此，栅绝缘膜140可以设置为覆盖第一结接触层111和第二结接触层112的顶表面的至少一部分上的石墨烯沟道层130。
源电极151和漏电极153可以由金属材料或多晶硅(p-Si)形成，金属材料诸如铂(Pt)、镍(Ni)、金(Au)、钯(Pd)、钴(Co)、铍(Be)、铼(Re)、钌(Ru)、铁(Fe)、钨(W)、锑(Sb)、钼(Mo)、银(Ag)和铬(Cr)。如图1所示，源电极151可以设置在第一结接触层111的至少一部分上以接触第一结接触层111，漏电极153可以设置在第二结接触层112的至少一部分上以接触第二结接触层112。此外，部分的源电极151和部分的漏电极153可以延伸从而也覆盖栅绝缘膜140的一部分。此外，设置在栅绝缘膜140上的栅电极152可以由诸如铟锡氧化物(ITO)的导电金属氧化物、多晶硅或金属材料形成。如图1所示，栅电极152可以与石墨烯沟道层130相对地设置在栅绝缘膜140上。栅电极152可以施加电场到石墨烯沟道层130以将石墨烯器件100在导通状态和截止状态之间转换。
根据上述结构的至少一个示例实施方式的石墨烯器件100可以作为场效应晶体管(FET)工作。如上所述，由于石墨烯具有高导电性和高载流子迁移率，所以使用石墨烯作为沟道层的FET可以具有高性能。然而，在使用石墨烯作为沟道层的普通FET的情况下，由于即使在截止状态也有大电流在源极和漏极之间流动，所以在导通状态和截止状态之间的转换不能容易地执行。
根据至少一个示例实施方式，如图1所示，源电极151和漏电极153不直接接触石墨烯沟道层130而是经由第一结接触层111和第二结接触层112连接到石墨烯沟道层130。例如，源电极151可以经由第一结接触层111连接到石墨烯沟道层130，漏电极153可以经由第二结接触层112连接到石墨烯沟道层130。因此，如后面描述的，在其中电压不施加到栅电极152的截止状态，由于石墨烯沟道层130和第二结接触层112之间的势垒，载流子不会从石墨烯沟道层130移动到第二结接触层112(参照图2B)。结果，由于根据示例实施方式的石墨烯器件100在截止状态具有低电流，所以石墨烯器件100可以用作开关器件。通常，石墨烯和金属之间的接触不好。然而，根据示例实施方式，由于源电极151和漏电极153接触作为半导体的第一结接触层111和第二结接触层112，石墨烯和金属之间的接触可以被改善。
图2A和2C是示意地示出根据图1的至少一个示例实施方式的石墨烯器件100的操作的能带图。在图2A至2C中，假定石墨烯器件100是其中第一结接触层111和第二结接触层112被n型掺杂的NMOS。
首先，图2A是处于浮置状态的能带图，在浮置状态中，在源电极151和漏电极153之间没有电势差且电压不施加到栅电极152。参照图2A，用粗虚线标记的费米能级EF在第一结接触层111和第二结接触层112以及石墨烯沟道层130处相等。在石墨烯沟道层130中，载流子被限制在费米能级EF下方。因此，由于费米能级EF与第二结接触层112的导带之间的能量差，载流子(例如，电子)从石墨烯沟道层130到第二结接触层112的运动被限制。
此外，图2B是在其中电压不施加到栅电极152但正电压被施加到漏电极153的状态(即，截止状态)下的能带图。参照图2B，用粗虚线标记的费米能级EF在第二结接触层112处降低。图2B中示出的细虚线是在第一结接触层111处的费米能级EF，且等于图2A中示出的处于浮置状态的费米能级。然后，如图2B所示，在石墨烯沟道层130处的费米能级EF从第一结接触层111到第二结接触层112逐渐地降低。因此，石墨烯沟道层130的功函数随着第一结接触层111和第二结接触层112之间的距离而改变。在此示例实施方式中，第二结接触层112的费米能级EF也降低。然而，由于费米能级EF与第二结接触层112的导带之间的能量差增大，所以载流子从石墨烯沟道层130到第二结接触层112的运动被限制。因此，根据示例实施方式的石墨烯器件100在截止状态可以在源极和漏极之间保持低电流。
最后，图2C是在其中正电压被施加到栅电极152和漏电极153的状态(即，导通状态)下的能带图。参照图2C，与图2B示出的截止状态下的费米能级EF相比，在导通状态下，用粗虚线标记的费米能级EF在第一结接触层111和第二结接触层112处以及在石墨烯沟道层130处基本上或全部增大。在图2C中，在第一结接触层111中标记的细虚线表示在截止状态中的费米能级。因此，石墨烯沟道层130的功函数增加，费米能级EF和第二结接触层112的导带之间的能量差减小。当不小于阈值电压的电压被施加到栅电极152时，由于费米能级EF和第二结接触层112的导带之间的能量差被足够地减小，所以石墨烯沟道层130中的载流子可以隧穿到第二结接触层112中。因此，电流可以在源电极151和漏电极153之间流动。
以上示例实施方式示出石墨烯器件100是NMOS的示例。然而，当石墨烯器件100是PMOS时，可以应用相同的原理。例如，当负电压被施加到栅电极152时，由于石墨烯沟道层130的功函数减小且费米能级和第二结接触层112的价带之间的能量差被足够地减小，所以石墨烯沟道层130中的载流子(例如，空穴)可以隧穿到第二结接触层112中。
如上所述，在根据示例实施方式的石墨烯器件100中，由于第一结接触层111和第二结接触层112分别夹置在源电极151和石墨烯沟道层130之间以及漏电极153和石墨烯沟道层130之间，所以在截止状态可以保持低电流。因此，可以容易地执行导通状态和截止状态之间的转换。
图3A至3F是示意地示出根据至少一个示例实施方式的图1的石墨烯器件100的制造工艺的截面图。在下文，参考图3A至3F，将详细描述根据示例实施方式的石墨烯器件100的制造方法。
首先，参照图3A，结接触层110基本上或完全形成在基板101的顶表面上。当基板101由半导体材料形成时，在基板101基本上或完全被例如n型掺杂时，基板101的顶表面可以被p型掺杂使得可以形成p型掺杂的结接触层110，或者，在基板101被基本上或完全p型掺杂之后，基板101的顶表面可以被n型掺杂使得可以形成n型掺杂的结接触层110。当基板101由绝缘材料形成时，n型或p型掺杂的半导体材料可以被堆叠在基板101的顶表面上从而可以形成结接触层110，或者，在非掺杂半导体材料被堆叠在基板101的顶表面上之后，半导体材料可以被n型掺杂或p型掺杂从而可以形成结接触层110。
然后，参照图3B，通过结接触层110的中心或其他部分对基板101的至少一部分执行蚀刻以形成沟槽115。因此，结接触层110可以通过沟槽115被分成第一结接触层111和第二结接触层112。
参照图3C，沟槽115的内部可以用具有例如大的能带隙的绝缘材料填充使得可以形成分离膜120。例如，当基板101以及第一结接触层111和第二结接触层112由Si形成时，SiO2可以通过氧化工艺在沟槽115中生长，使得沟槽115可以被SiO2填充。替代地，绝缘材料可以被施加在第一结接触层111和第二结接触层112上，使得沟槽115的内部可以被绝缘材料填充。替代地，沟槽115的内部可以不被填充，可以提供和/或使用由空气形成的分离膜120。如图3C所示，在用绝缘材料填充沟槽115内部的工艺中，一部分绝缘材料可以在第一结接触层111和第二结接触层112的顶表面上突出。突出部分可以通过诸如化学机械抛光(CMP)的平坦化工艺去除。然而，也可以不在绝缘材料的突出部分上执行平坦化工艺。
参照图3D，石墨烯沟道层130可以形成在第一结接触层111和第二结接触层112的顶表面的至少一部分上。石墨烯沟道层130可以通过例如化学气相沉积(CVD)方法形成。如图3D所示，石墨烯沟道层130不形成在第一结接触层111和第二结接触层112的边缘处。为此，在石墨烯基本上或完全形成在第一结接触层111和第二结接触层112的顶表面的至少一部分上之后，在第一结接触层111和第二结接触层112的边缘处的石墨烯被去除，使得可以形成石墨烯沟道层130。
参照图3E，栅绝缘膜140被形成为基本上或完全覆盖石墨烯沟道层130。例如，在第一结接触层111和第二结接触层112的顶表面的至少一部分和石墨烯沟道层130的顶表面被基本上或完全涂覆绝缘材料之后，一部分绝缘材料被去除使得第一结接触层111和第二结接触层112的边缘至少被局部地暴露。结果，可以形成栅绝缘膜140。
参照图3F，源电极151、栅电极152和漏电极153可以由诸如金属或多晶硅的材料形成，完成石墨烯器件100。如图3F所示，源电极151可以形成为接触第一结接触层111的暴露部分，漏电极153可以形成为接触第二结接触层112的暴露部分。栅电极152可以形成在栅绝缘膜140上。例如，第一结接触层111和第二结接触层112以及栅绝缘膜140被基本上或完全涂覆有诸如金属或多晶硅的导电材料，并被图案化，使得源电极151、栅电极152和漏电极153可以同时形成。
图4是示意地示出根据另一示例实施方式的石墨烯器件200的结构的截面图。以上关于图3A-3F示出其中栅电极152提供在栅绝缘膜140上的顶栅型石墨烯器件100。然而，如图4所示，根据至少一个示例实施方式，也可以形成底栅型石墨烯器件200。
参照图4，根据示例实施方式的石墨烯器件200可以包括：基板201；设置在基板201上或内部的栅电极252；基本上或完全设置在基板201和栅电极252的顶表面上并覆盖栅电极252的栅绝缘膜240；局部地设置在栅绝缘膜240的顶表面的至少一部分上并面对栅电极252的石墨烯沟道层230；设置在石墨烯沟道层230的两侧上的第一结接触层211和第二结接触层212；设置在第一结接触层211和第二结接触层212之间并将第一结接触层211与第二结接触层212电分离的分离膜220；设置在第一结接触层211上的源电极251；和设置在第二结接触层212上的漏电极253。
在图4中，栅电极252位于基板201中，使得栅电极252的顶表面与基板201的顶表面一致或齐平。然而，示例实施方式不局限于以上所述。例如，栅电极252可以在基板201的顶表面上突出。根据示例实施方式，基板201可以由绝缘材料形成。栅绝缘膜240、石墨烯沟道层230、第一结接触层211、第二结接触层212、分离膜220、源电极251、栅电极252和漏电极253可以由与图1示出的材料相同的材料形成。
第一结接触层211可以设置在栅绝缘膜240的顶表面的一部分以及石墨烯沟道层230的顶表面的一部分上，从而接触石墨烯沟道层230的一部分。此外，第二结接触层212可以设置在栅绝缘膜240的顶表面的其他部分以及石墨烯沟道层230的顶表面的其他部分上，从而接触石墨烯沟道层230的另一部分。根据示例实施方式，在分离膜220形成在石墨烯沟道层230上之后，可以形成第一结接触层211和第二结接触层212。如果先形成结接触层然后形成沟槽，如图3B所示，在为了将结接触层分为第一结接触层211和第二结接触层212而形成沟槽的工艺中，石墨烯沟道层230会被蚀刻溶液损伤。然而，如果可以防止石墨烯沟道层230被损伤，可以随后形成分离膜220。
图5是示出根据至少一个示例实施方式的石墨烯器件的制造方法的流程图。该方法开始于S100，其中结接触层基本上或完全形成在基板的顶表面上。在S110，通过结接触层的中心或其他部分对基板的至少一部分执行蚀刻以形成沟槽，导致结接触层通过沟槽被分为第一结接触层和第二结接触层。在S120，沟槽的内部被填充具有大的能带隙的绝缘材料以形成分离膜。在S130，石墨烯沟道层形成在第一结接触层和第二结接触层的顶表面的至少一部分上和分离膜上。在S140，栅绝缘膜被形成为基本上或完全覆盖石墨烯沟道层。在S150，源电极、栅电极和漏电极由诸如金属或多晶硅的材料形成以完成石墨烯器件。
应该理解，这里所描述的示例实施方式应该被认为仅仅是描述的含义而不是为了限制的目的。特征或示例实施方式的描述应该通常被认为是可适用于其他类似的特征或示例实施方式。
虽然已经参考附图描述了一个或多个示例实施方式，但将理解，本领域普通技术人员可以在其中进行形式和细节方面的各种改变而不背离由权利要求所定义的本公开的精神和范围。
本申请要求于2013年11月15日在韩国知识产权局提交的韩国专利申请No.10-2013-0139321的优先权，其公开通过引用整体合并在此。

Claims (25)

1.一种石墨烯器件，包括：
石墨烯沟道层；
栅电极，配置为施加电场到所述石墨烯沟道层；和
第一结接触层和第二结接触层，接触至少部分的所述石墨烯沟道层，
其中所述第一结接触层和第二结接触层被彼此电分离。
2.如权利要求1所述的石墨烯器件，还包括基板，
其中所述第一结接触层和所述第二结接触层被相邻地设置在所述基板的顶表面的至少一部分上。
3.如权利要求2所述的石墨烯器件，
其中所述第一和第二结接触层被掺杂以具有相同的导电类型，
其中所述基板被掺杂以具有与所述第一和第二结接触层的导电类型相反的导电类型。
4.如权利要求2所述的石墨烯器件，其中所述基板包括绝缘材料。
5.如权利要求2所述的石墨烯器件，还包括在所述第一结接触层和所述第二结接触层之间的分离膜，所述分离膜将所述第一结接触层与所述第二结接触层电分离。
6.如权利要求5所述的石墨烯器件，其中所述分离膜包括：
通过蚀刻所述基板的一部分而形成的沟槽，所述沟槽在所述第一结接触层和所述第二结接触层之间；和
在所述沟槽中的绝缘材料。
7.如权利要求5所述的石墨烯器件，其中所述石墨烯沟道层在所述第一结接触层、所述分离膜和所述第二结接触层的顶表面的至少一部分上。
8.如权利要求1所述的石墨烯器件，还包括在所述第一和第二结接触层的顶表面的至少一部分上并覆盖所述石墨烯沟道层的栅绝缘膜，
其中所述栅电极在所述栅绝缘膜上，与所述石墨烯沟道层相反。
9.如权利要求8所述的石墨烯器件，还包括：
源电极，接触所述第一结接触层的至少一部分；和
漏电极，接触所述第二结接触层的至少一部分。
10.如权利要求9所述的石墨烯器件，
其中所述源电极在所述第一结接触层的顶表面的至少一部分上和所述栅绝缘膜的第一侧的一部分上，
其中所述漏电极在所述第二结接触层的顶表面的至少一部分上和所述栅绝缘膜的第二侧的一部分上。
11.如权利要求1所述的石墨烯器件，还包括包含绝缘材料的基板，
其中所述栅电极在所述基板上。
12.如权利要求11所述的石墨烯器件，还包括在所述基板和所述栅电极的顶表面上并覆盖所述栅电极的栅绝缘膜，
其中所述石墨烯沟道层在所述栅绝缘膜的顶表面的至少一部分上，与所述栅电极相反，
其中所述第一结接触层和所述第二结接触层在所述石墨烯沟道层的相反两侧上。
13.如权利要求12所述的石墨烯器件，还包括在所述第一结接触层和第二结接触层之间并将所述第一结接触层与所述第二结接触层电分离的分离膜，
其中所述第一和第二结接触层被掺杂并具有相同的导电类型。
14.如权利要求12所述的石墨烯器件，
其中所述第一结接触层在所述栅绝缘膜的顶表面的一部分和所述石墨烯沟道层的顶表面的一部分上，接触所述石墨烯沟道层的所述一部分，
其中所述第二结接触层在所述栅绝缘膜的顶表面的其他部分和所述石墨烯沟道层的顶表面的其他部分上，接触所述石墨烯沟道层的所述其他部分。
15.一种石墨烯器件的制造方法，包括：
在基板的顶表面上形成掺杂的结接触层；
通过在所述结接触层上的位置处执行所述基板的一部分的蚀刻而形成沟槽，以将所述结接触层分为第一结接触层和第二结接触层；
在所述第一和第二结接触层的顶表面的至少一部分上形成石墨烯沟道层；
在所述第一和第二结接触层的顶表面的至少一部分上形成栅绝缘膜从而覆盖所述石墨烯沟道层；
在所述第一结接触层和所述第二结接触层上分别形成源电极和漏电极；以及
在所述栅绝缘膜上与所述石墨烯沟道层相反地形成栅电极。
16.如权利要求15所述的方法，其中
所述基板由被掺杂为具有第一导电类型的半导体材料形成，
所述基板的所述顶表面被掺杂以具有与所述第一导电类型相反的第二导电类型。
17.如权利要求15所述的方法，还包括在形成所述沟槽之后，用绝缘材料填充所述沟槽的内部。
18.如权利要求15所述的方法，其中形成所述石墨烯沟道层包括：
在所述第一和第二结接触层的顶表面上形成石墨烯；和
去除在所述第一和第二结接触层的所述顶表面的边缘处的石墨烯。
19.如权利要求15所述的方法，其中形成所述栅绝缘膜包括：
在所述第一和第二结接触层的所述顶表面上和所述石墨烯沟道层的顶表面上形成绝缘材料；和
去除所述绝缘材料使得所述第一和第二结接触层的所述顶表面的所述边缘被局部地暴露。
20.如权利要求15所述的方法，其中形成所述源电极、所述漏电极和所述栅电极包括
用导电材料涂覆所述第一和第二结接触层以及所述栅绝缘膜；和
图案化所述第一和第二结接触层以及所述栅绝缘膜以同时形成所述源电极、所述漏电极和所述栅电极。
21.一种晶体管，包括：
与第二结层共面的第一结层，所述第一结层和所述第二结层通过绝缘沟槽被分离；
石墨烯沟道层，接触所述第一结层、所述第二结层和所述绝缘沟槽的至少一部分；
栅绝缘层，接触所述石墨烯沟道层以及至少部分的所述第一结层和所述第二结层；
栅极，接触所述栅绝缘层；和
源极和漏极，分别在所述第一结层和所述第二结层的未覆盖部分上；
所述源极和所述漏极经由所述第一结层和所述第二结层分别连接到所述石墨烯沟道层。
22.如权利要求21所述的晶体管，其中所述绝缘沟槽包括空气和绝缘材料之一。
23.如权利要求21所述的晶体管，其中所述第一结层和所述第二结层的至少一个包括硅。
24.如权利要求21所述的晶体管，其中所述第一结层和所述第二结层被掺杂以具有相同的导电类型。
25.如权利要求24所述的晶体管，还包括具有与所述第一结层和所述第二结层的导电类型相反的导电类型的掺杂基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275398A (zh) * 2017-05-04 2017-10-20 中国科学院微电子研究所 一种悬浮石墨烯‑硅异质结晶体管结构及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102335773B1 (ko) 2015-04-30 2021-12-06 삼성전자주식회사 그래핀을 포함한 2d 물질을 사용한 유연소자 및 그 제조방법
KR101767726B1 (ko) * 2015-06-25 2017-08-23 한양대학교 산학협력단 디랙 물질을 구비한 압력 감지 소자 및 이의 동작 방법
DE102015111453B4 (de) * 2015-07-15 2022-03-10 Infineon Technologies Ag Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
EP3231768A1 (en) * 2016-04-13 2017-10-18 Nokia Technologies Oy An apparatus and method comprising a two dimensional channel material and an electrode comprising a conductive material with a coating of a two-dimensional material
KR102422422B1 (ko) * 2017-06-01 2022-07-19 삼성전자주식회사 그래핀을 포함하는 반도체 소자 및 그 제조방법
KR101949504B1 (ko) 2017-06-12 2019-02-18 성균관대학교산학협력단 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법
KR20210067818A (ko) * 2019-11-29 2021-06-08 광주과학기술원 그래핀 반도체 접합 소자
US11545558B2 (en) * 2020-09-28 2023-01-03 Paragraf Limited Method of manufacturing a transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
US20100258787A1 (en) * 2009-04-08 2010-10-14 Electronics And Telecommunications Research Institute Field effect transistor having graphene channel layer
US20120049160A1 (en) * 2009-04-01 2012-03-01 Eiichi Sano Field-effect transistor
US20120256168A1 (en) * 2011-04-08 2012-10-11 Samsung Electronics Co., Ltd. Semiconductor Devices And Methods Of Manufacturing The Same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
CN102064176B (zh) * 2009-11-11 2013-03-20 中国科学院微电子研究所 一种半导体器件及其制造方法
US8242485B2 (en) * 2010-04-19 2012-08-14 International Business Machines Corporation Source/drain technology for the carbon nano-tube/graphene CMOS with a single self-aligned metal silicide process
JP5558392B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置とその製造方法
JP2013004718A (ja) 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
US8785911B2 (en) * 2011-06-23 2014-07-22 International Business Machines Corporation Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
KR101878745B1 (ko) 2011-11-02 2018-08-20 삼성전자주식회사 에어갭을 구비한 그래핀 트랜지스터, 그를 구비한 하이브리드 트랜지스터 및 그 제조방법
US8809153B2 (en) * 2012-05-10 2014-08-19 International Business Machines Corporation Graphene transistors with self-aligned gates
KR101910976B1 (ko) 2012-07-16 2018-10-23 삼성전자주식회사 그래핀을 이용한 전계효과 트랜지스터
KR101919425B1 (ko) * 2012-10-09 2018-11-19 삼성전자주식회사 그래핀 채널을 포함한 터널링 전계효과 트랜지스터
KR101910579B1 (ko) 2012-10-29 2018-10-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
EP2768039B1 (en) 2013-02-15 2021-01-13 Samsung Electronics Co., Ltd. Graphene device and electronic apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
US20120049160A1 (en) * 2009-04-01 2012-03-01 Eiichi Sano Field-effect transistor
US20100258787A1 (en) * 2009-04-08 2010-10-14 Electronics And Telecommunications Research Institute Field effect transistor having graphene channel layer
US20120256168A1 (en) * 2011-04-08 2012-10-11 Samsung Electronics Co., Ltd. Semiconductor Devices And Methods Of Manufacturing The Same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275398A (zh) * 2017-05-04 2017-10-20 中国科学院微电子研究所 一种悬浮石墨烯‑硅异质结晶体管结构及其制造方法

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