KR20200043893A - 전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩 - Google Patents

전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩 Download PDF

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보르나 제이. 오브라도빅
서강일
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Abstract

누설 전류가 감소되어 동작 성능 및 신뢰성이 향상된 전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩이 제공된다. 전계 효과 트랜지스터의 제조 방법은, 기판 상에 핀을 형성하고, 핀의 양 측 상에, 소오스 및 드레인 전극들을 형성하고, 소오스 및 드레인 전극들 사이에 배치되는 핀의 채널부 상에, 게이트 스택을 형성하고, 게이트 스택의 양 측 상에 배치되는 핀의 확장부들 상에, 게이트 스페이서들을 형성하고, 게이트 스페이서들의 적어도 일부를 제거하여, 핀의 확장부들을 노출시키고, 핀의 확장부들을 얇게 하는 것을 포함하고, 핀의 채널부는 제1 폭을 갖고, 핀의 확장부들을 얇게 한 후에, 핀의 확장부들은 제1 폭보다 작은 제2 폭을 갖는다.

Description

전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩{FIELD EFFECT TRANSISTOR, METHOD OF FABRICATING THE SAME, AND SYSTEM ON CHIP COMPRISING THE SAME}
본 발명은 전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩에 관한 것이다. 보다 구체적으로, 본 발명은 누설 전류가 적은 finFET을 포함하는 전계 효과 트랜지스터, 그 제조 방법, 및 그를 포함하는 시스템 온 칩에 관한 것이다.
전계 효과 트랜지스터(FET; field effect transistor)는 게이트 길이를 증가시킴으로써 낮은 소오스 및 드레인 누설 전류를 달성할 수 있다(즉, 윔피(wimpy) 소자는 일반 FET보다 긴 게이트 길이(gate length)를 가진다). 또한, 윔피 소자는, 복수의 유전 스페이서 패터닝을 수행하는 다이렉트 프린팅(direct printing) 또는 SADP(self-aligned-double patterning) 공정에 의해 형성될 수 있다.
SADP 공정이 사용되기 전에, 일반 소자 및 윔피 소자를 동시에 패터닝하는데 의도적인 리소그래피 마진을 갖는 다이렉트 프린팅이 사용되었다. 윔피 소자를 7 nm 세대 및 그 이상으로 형성하기 위해, SADP 공정 또는 EUV(extreme ultraviolet) 다이렉트 프린팅 리소그래피 공정이 사용될 수 있다.
그러나, 다이렉트 프린팅을 이용하여 윔피 소자를 형성하는 것은(예를 들어, 단일 노광으로 다양한 게이트 임계 치수(CD; critical dimension) 패터닝을 수행하는 것은), 게이트 길이 변동 페널티를 야기할 수 있다. 또한, SADP 공정을 이용하여 윔피 소자를 형성하는 것은, 추가적인 리소그래피 단계(예를 들어, 추가적인 유전 물질 증착 및 식각 단계)를 요구한다. 즉, 단일 마스크에 의한 빽빽한 다이렉트 프린팅으로 인해 게이트 길이 변동과 같은 더 많은 공정 변동이 예상되고, 윔피 소자를 형성하기 위한 SADP 공정에 추가적인 패터닝 단계가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 누설 전류가 감소되어 동작 성능 및 신뢰성이 향상된 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 누설 전류가 감소되어 동작 성능 및 신뢰성이 향상된 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 누설 전류가 감소되어 동작 성능 및 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 시스템 온 칩을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법은, 기판 상에 핀을 형성하고, 핀의 양 측 상에, 소오스 및 드레인 전극들을 형성하고, 소오스 및 드레인 전극들 사이에 배치되는 핀의 채널부 상에, 게이트 스택을 형성하고, 게이트 스택의 양 측 상에 배치되는 핀의 확장부들 상에, 게이트 스페이서들을 형성하고, 게이트 스페이서들의 적어도 일부를 제거하여, 핀의 확장부들을 노출시키고, 핀의 확장부들을 얇게 하는 것을 포함하고, 핀의 채널부는 제1 폭을 갖고, 핀의 확장부들을 얇게 한 후에, 핀의 확장부들은 제1 폭보다 작은 제2 폭을 갖는다.
몇몇 실시예에서, 핀의 확장부들을 얇게 하는 것은, 습식 식각 또는 건식 식각을 이용하여 핀의 확장부들을 식각하는 것을 포함한다.
몇몇 실시예에서, 핀의 확장부들을 얇게 한 후에, 핀의 확장부들 상에 유전 물질을 증착하는 것을 더 포함한다.
몇몇 실시예에서, 유전 물질은 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride), 에어(air) 및 이들의 조합으로 구성된 군으로부터 선택되는 절연 물질을 포함한다.
몇몇 실시예에서, 제2 폭은 2 nm 내지 5 nm이다.
몇몇 실시예에서, 제2 폭은 제1 폭보다 2 nm 내지 8 nm만큼 작다.
몇몇 실시예에서, 핀의 확장부들에 추가 도핑을 수행하는 것을 더 포함한다.
몇몇 실시예에서, 추가 도핑은 붕소(Boron)계 및 인(Phosphorous)계 도펀트로 수행된다.
몇몇 실시예에서, 추가 도핑은 1E18 cm-3 내지 1E21 cm-3의 도펀트 농도를 갖는다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전계 효과 트랜지스터는, 실리콘을 포함하는 핀, 핀의 양 측 상에 배치되는 소오스 전극 및 드레인 전극, 핀의 채널부 상에 배치되는 게이트 스택, 및 핀의 확장부들 상에 배치되는 게이트 스페이서들을 포함하고, 핀의 채널부는 제1 폭을 갖고, 핀의 확장부들은 제1 폭보다 작은 제2 폭을 갖는다.
몇몇 실시예에서, 제2 폭은 2 nm 내지 5 nm이다
몇몇 실시예에서, 제2 폭은 제1 폭보다 2 nm 내지 8 nm만큼 작다.
몇몇 실시예에서, 제1 폭은 6 nm 내지 7 nm이다.
몇몇 실시예에서, 게이트 스페이서들은 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride), 에어(air) 및 이들의 조합으로 구성된 군으로부터 선택되는 절연 물질을 포함한다.
몇몇 실시예에서, 핀은 n형 도펀트 또는 p형 도펀트를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 시스템 온 칩은, 제1 전계 효과 트랜지스터, 및 제2 전계 효과 트랜지스터를 포함하는 시스템 온 칩으로, 제1 및 제2 전계 효과 트랜지스터는 각각, 실리콘을 포함하는 핀과, 핀의 양 측 상에 배치되는 소오스 전극 및 드레인 전극과, 핀의 채널부 상에 배치되는 게이트 스택과, 핀의 확장부들 상에 배치되는 게이트 스페이서들을 포함하고, 핀의 채널부는 제1 폭을 갖고, 핀의 확장부들은 제1 폭보다 작은 제2 폭을 갖는다.
몇몇 실시예에서, 제1 전계 효과 트랜지스터는 nFET이고, 제2 전계 효과 트랜지스터는 pFET이다.
몇몇 실시예에서, 제1 전계 효과 트랜지스터의 제2 폭은, 제2 전계 효과 트랜지스터의 제2 폭과 다르다.
몇몇 실시예에서, 제1 전계 효과 트랜지스터의 제2 폭은, 제2 전계 효과 트랜지스터의 제2 폭과 동일하다.
몇몇 실시예에서, 제1 및 제2 전계 효과 트랜지스터 중 적어도 하나에 대하여, 제2 폭은 2 nm 내지 5 nm이다.
몇몇 실시예에서, 제1 및 제2 전계 효과 트랜지스터 중 적어도 하나에 대하여, 게이트 스페이서들은 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride), 에어(air) 및 이들의 조합으로 구성된 군으로부터 선택되는 절연 물질을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 1d는 몇몇 실시예에 다른 전계 효과 트랜지스터의 사시도 및 단면도들이다.
도 2a 내지 도 2t는 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 개시는, 감소된 소오스-드레인 누설 전류를 나타내는 핀형 전계 효과 트랜지스터(finFET) 및 감소된 소오스-드레인 누설 전류를 나타내는 finFET의 제조 방법의 다양한 실시예들에 관한 것이다.
몇몇 실시예에서, finFET은 핀의 확장 영역들을 얇게 함으로써 제조될 수 있다. 이는, 양자 제한 효과(quantum confinement effet)로 인해 finFET의 소오스-드레인 누설 전류를 감소시킬 수 있다. 또한, 몇몇 실시예에 따른 finFET의 제조 방법은, SADP(self-aligned-double-patterning) 공정을 이용하여 finFET을 제조하는 것에 관련된 추가적인 리소그래피 단계를 회피할 수 있고, 다이렉트 프린팅 공정을 이용하여 finFET을 제조하는 것에 관련된 게이트 길이 변동 페널티를 회피할 수 있다.
이에 따라, 몇몇 실시예에 따른 finFET의 제조 방법은, 단일 노광으로 인한 게이트 임계 치수(CD) 변동에 영향을 주지 않을 것이고, SADP 공정의 추가적인 패터닝으로 인한 공정 복잡성을 증가시키지 않을 것이다.
이하에서, 첨부되는 도면과 함께 예시적인 실시예들이 보다 상세하게 후술될 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(이하, '통상의 기술자')에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 이에 따라, 본 발명의 양상 및 특징의 완전한 이해를 위해 통상의 기술자에에 필수적이지 않은 공정들, 구성 요소들 및 기술들은 설명되지 않을 것이다. 달리 언급이 없다면, 첨부된 도면 및 설명 전반에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하므로, 그들에 대한 설명은 반복되지 않을 수 있다.
도면에서, 구성 요소, 층 및 영역의 상대적인 크기는 설명의 명확성을 위해 과장되거나 또는 단순화될 수 있다. 공간적으로 상대적인 용어인 "아래(beneath)", "아래(below)", "하부(lower)", "아래(under)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)", "아래(beneath)" 또는 "아래(under)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고(예를 들어, 90° 또는 다른 방향으로 회전될 수 있음), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2, 제3 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있음은 물론이다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)"이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 또한, 하나의 구성 요소가 2개의 구성 요소의 "사이에(between)"로 지칭되는 것은 2개의 구성 요소 사이에 하나의 구성 요소만이 개재되는 경우뿐만 아니라 하나 이상의 구성 요소가 개재되는 경우를 모두 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 관련 열거된 항목의 하나 이상의 임의 및 모든 조합을 포함한다. "적어도 하나(at least one of)"와 같은 표현은, 구성 요소들의 목록에 선행할 때, 구성 요소들의 모든 목록을 수식하는 것이며 목록의 개별적인 구성 요소를 수식하는 것이 아니다.
본 명세서에서, "실질적으로(substantially)", "약(about)" 및 이들과 유사한 용어들은 근사(approximation)의 용어로 사용되는 것이고, 정도(degree)의 용어로 사용되는 것이 아니다. 이들은 발명이 속한 기술분야에서 통상의 지식을 가진 자가 인지할 수 있는 측정값이나 계산값의 내재하는 편차를 설명하려는 것이다. 또한, 본 발명의 실시예들을 설명할 때 "~일 수 있다(may)"의 사용은 "본 발명의 하나 이상의 실시예"를 지칭하려는 것이다. 본 명세서에서, "사용하다(use)", "사용하는(using)", "사용된(used)"은 각각 "활용하다(utilize)", "활용하는(utilizing)", "활용된(utilized)"과 같은 의미인 것으로 고려될 수 있다. 또한, "예시적인(exemplary)"은 예 또는 설명을 지칭하려는 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a는 몇몇 실시예에 따른 전계 효과 트랜지스터의 사시도이다. 도 1b는 도 1a의 1B-1B를 따라서 절단한 단면도이다. 도 1c는 도 1b의 1C-1C를 따라서 절단한 단면도이다. 도 1d는 도 1b의 1D-1D를 따라서 절단한 단면도이다.
도 1a 내지 도 1d를 참조하면, 몇몇 실시예에 따른 전계 효과 트랜지스터(100; FET)는 소오스 전극(101), 드레인 전극(102), 소오스 및 드레인 전극들(101, 102) 사이에서 연장되는 적어도 하나의 핀(103), 게이트 유전막(105) 및 게이트 유전막(105) 상의 금속막(106)을 포함하는 게이트 스택(104), 및 게이트 스택(104)의 측면들을 따라 연장되는 게이트 스페이서들(107, 108)을 포함한다.
소오스 및 드레인 전극들(101, 102), 적어도 하나의 핀(103), 및 게이트 스택(104)은 기판(109; 예를 들어, 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판) 상에 형성될 수 있다.
도시된 실시예에서, 게이트 스페이서들(107, 108) 아래의 핀(103)의 확장부들(110, 111)은 각각 게이트 스택(104) 아래의 핀(103)의 채널부(112)보다 얇다. 몇몇 실시예에서, 핀(103)의 확장부들(110, 111)은 각각 약 10 nm 이하의 폭(W1)을 가질 수 있다. 몇몇 실시예에서, 핀(103)의 확장부들(110, 111)은 각각 약 2 nm 내지 5 nm의 폭(W1)을 가질 수 있다.
몇몇 실시예에서, 핀(103)의 확장부들(110, 111)은 핀(103)의 채널부(112)보다 약 2 nm 내지 8 nm만큼 얇을 수 있다(즉, 핀(103)의 각각의 확장부(110, 111)의 폭(W1)은 핀(103)의 채널부(112)의 폭(W2)보다 약 2 nm 내지 8 nm만큼 작을 수 있다). 몇몇 실시예에서, 핀(103)의 채널부(112)의 폭(W2)은 약 10 nm일 수 있다. 예를 들어, 핀(103)의 채널부(112)의 폭(W2)은 약 6 nm 내지 7 nm일 수 있다.
핀(103)의 채널부(112)에 비해 더 얇은 핀(103)의 확장부들(110, 111)의 폭(W1)은, 핀의 폭이 일정한 FET과 비교할 때, 양자 제한 효과(quantum confinement effet)로 인해 소오스-드레인 누설 전류가 감소하도록 구성될 수 있다.
몇몇 실시예에서, FET(100)의 소오스-드레인 누설 전류는, 핀의 연장부들이 얇아지지 않는 FET에 비해 약 1x 내지 약 10x의 인자(factor)만큼 감소될 수 있다(예를 들어, 약 1x 내지 약 5x의 인자(factor)만큼 감소될 수 있다).
또한, 몇몇 실시예에서, 확장부-채널부 접합(extension-channel junction)은 핀(103)의 얇아진 확장부들(110, 111) 내에 위치될 수 있다. 핀(103)의 확장부들(110, 111)을 얇게 하고 확장부-채널부 접합을 얇아진 확장부들(110, 111) 내에 위치시키는 것은, FET(100)의 문턱 전압(Vt; threshold voltage)를 증가시키도록 구성될 수 있다. 몇몇 실시예에서, 핀(103)의 확장부들(110, 111)을 얇게 하고 확장부-채널부 접합을 얇아진 확장부들(110, 111) 내에 위치시키는 것은, 얇아진 확장부들을 포함하지 않는 FET에 비해 FET(100)의 문턱 전압(Vt)을 약 50 mV 내지 약 100 mV만큼 증가시키도록 구성될 수 있다.
몇몇 실시예에서, FET(100)은 nFET 또는 pFET일 수 있다(예를 들어, FET(100)의 핀(103)은 p형 도펀트, 실질적으로 p형 도펀트, n형 도펀트 또는 실질적으로 n형 도펀트로 도핑될 수 있다). 또한, 몇몇 실시예에서, 핀(103)의 확장부들(110, 111)은 붕소(Boron)계 및 인(Phosphorous)계 도펀트로 도핑될 수 있다. 몇몇 실시예에서, 핀(103)의 확장부들(110, 111) 내의 도펀트 농도는 약 1E22cm-3 내지 약 1E16 cm-3일 수 있다.
FET(100)이 nFET인 몇몇 실시예에서, 핀(103)은 인듐갈륨비소(InGaAs)와 같은 III-V족 물질을 포함할 수 있다. nFET 또는 pFET에 대해, 몇몇 실시예에서, 핀(103)은 게르마늄(Ge)과 같은 IV족 물질을 포함할 수 있다. FET(100)이 pFET인 몇몇 실시예에서, 핀(103)은 실리콘 게르마늄(SiGe)과 같은 IV족 물질을 포함할 수 있다. 몇몇 실시예에서, 핀(103)은 약 30% 이상의 게르마늄(Ge)이 제공되는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
또한, 도시된 실시예에서, 게이트 스페이서들(107, 108)은 예를 들어, 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride) 또는 이들의 조합과 같은 절연 물질(예를 들어, 유전체)를 포함할 수 있다. 몇몇 실시예에서, 게이트 스페이서들(107, 108)은 에어(air)를 포함할 수 있다(예를 들어, 게이트 스페이서들(107, 108)은 게이트 에어갭 스페이서(gate airgap spacer)일 수 있다).
또한, 몇몇 실시예에서, 게이트 스페이서들(107, 108)은 각각 약 4 nm 내지 약 15 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 게이트 스페이서들(107, 108)의 두께는, 핀(103)의 확장부들(110, 111)의 길이와 동일하거나 이들과 실질적으로 동일할 수 있다.
본 개시는 또한 일련의 finFET들을 포함하는 시스템 온 칩(SoC; system on chip)의 다양한 실시예들에 관한 것이다. 몇몇 실시예에서, SoC는 도 1a 내지 도 1d에 도시된 적어도 하나의 finFET(100)을 포함할 수 있다.
몇몇 실시예에서, SoC의 finFET(100)은 nFET 또는 pFET일 수 있다. 몇몇 실시예에서, SoC는 pFET(100) 및 nFET(100)을 모두 포함할 수 있다(예를 들어, SoC는 CMOS 칩일 수 있다). 몇몇 실시예에서, SoC는 동일하거나 실질적으로 동일한 폭의 핀의 확장부들을 갖는 pFET 및 nFET을 포함할 수 있다(예를 들어, pFET 및 nFET의 확장부들은 동일한 양으로 얇아질 수 있다). 몇몇 실시예에서, SoC는 서로 다른 폭의 핀의 확장부들을 포함할 수 있다(예를 들어, pFET 내의 핀의 확장부들은 nFET 내의 핀의 확장부들과 다른 양으로 얇아질 수 있다).
몇몇 실시예에서, SoC의 요구되는 하나 이상의 위치들 내에 배치되는 FET의 소오스-드레인 누설 전류만을 감소시키기 위해, SoC의 특정 위치 또는 SoC의 특정 위치들 내의 finFET들만이 얇아진 확장부들을 포함할 수 있다(예를 들어, SoC의 하나 이상의 영역 내의 FET들만이 각각의 핀의 채널부에 비해 얇은 확장부들을 포함할 수 있다).
몇몇 실시예에서, SoC의 모든 FET들의 소오스-드레인 누설 전류를 감소시키기 위해, SoC의 모든 FET들이 각각의 핀의 채널부에 비해 얇아진 확장부들을 포함할 수 있다(예를 들어, SoC의 모든 FET들이 핀의 채널부에 비해 얇은 확장부들을 포함할 수 있다).
몇몇 실시예에서, SoC는 적어도 2개의 pFET들(예를 들어, 제1 pFET 및 제2 pFET)을 포함할 수 있고, 제1 pFET의 확장부들의 폭은 제2 pFET의 확장부들의 폭과 동일하거나 다를 수 있다. 몇몇 실시예에서, SoC는 적어도 2개의 nFET들(예를 들어, 제1 nFET 및 제2 nFET)을 포함할 수 있고, 제1 nFET의 확장부들의 폭은 제2 nFET의 확장부들의 폭과 동일하거나 다를 수 있다. 몇몇 실시예에서, FET의 확장부들의 폭은, SoC의 다른 영역들 또는 다른 부분들과 다를 수 있다(예를 들어, FET의 확장부들의 폭은, FET이 위치하는 SoC의 영역 또는 부분에 따라 달라질 수 있다).
도 2a 내지 도 2t는 몇몇 실시예에 따른 전계 효과 트랜지스터(200; FET)의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 2a, 도 2c, 도 2e, 도 2g, 도 2i, 도 2k, 도 2m, 도 2o 및 도 2s는 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 도 2b, 도 2d, 도 2f, 도 2h, 도 2j, 도 2l, 도 2n, 도 2p, 도 2r 및 도 2t는 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다. 도 2r은 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도이다.
도 2a 및 도 2b에 도시된 것처럼, 몇몇 실시예에 따른 FET의 제조 방법은 실리콘 기판(202) 상에 도전 채널층(201)을 증착하는 것을 포함한다.
실리콘 기판(202)은 (100) 또는 (110) 실리콘(Si) 기판일 수 있다. 몇몇 실시예에서, 도전 채널층(201)은 실리콘(Si)을 포함할 수 있다.
FET(200)이 nFET인 몇몇 실시예에서, 도전 채널층(201)은 인듐갈륨비소(InGaAs)와 같은 III-V족 물질을 포함할 수 있다. nFET 또는 pFET에 대해, 몇몇 실시예에서, 도전 채널층(201)은 게르마늄(Ge)과 같은 IV족 물질을 포함할 수 있다. FET(200)이 pFET인 몇몇 실시예에서, 도전 채널층(201)은 실리콘 게르마늄(SiGe)과 같은 IV족 물질을 포함할 수 있다. 몇몇 실시예에서, 도전 채널층(201)은 약 30% 이상의 게르마늄(Ge)이 제공되는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 2c 및 도 2d를 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성하는 것을 포함한다.
도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성하는 것은, 예를 들어, 리소그래피(lithography), 측벽 이미지 전송(sidewall-image transfer), 또는 건식 식각과 같은 임의의 적절한 공정 도는 기술에 의해 수행될 수 있다. 몇몇 실시예에서, 도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성하는 것은, 하나의 핀, 2개의 핀들, 또는 3개 이상의 핀들과 같이 임의의 요구되는 개수의 핀(203)들을 형성하는 것을 포함할 수 있다.
도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성하는 것은, 요구되는 채널 높이(H), 요구되는 채널 폭(W) 및 요구되는 채널 길이(L)를 갖는 하나 이상의 핀(203)들을 형성하는 것을 포함할 수 있다. 또한, 2개 이상의 핀들의 경우에, 도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성하는 것은, 인접하는 핀들 간에 요구되는 수평 이격 거리로 핀(203)들을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 하나 이상의 핀(203)들을 형성하는 것은, 단일 마스크 작업 및 단일 식각 작업 또는 2번 이상의 마스크 및 식각 작업을 포함할 수 있다. 또한, 몇몇 실시예에서, 하나 이상의 핀(203)들을 형성하는 것은 nFET들 및/또는 pFET들을 위한 하나 이상의 핀(203)들을 형성하는데 사용될 수 있다.
몇몇 실시예에서, 도전 채널층(201)을 패터닝 및 식각하여 적어도 하나의 핀(203)을 형성한 후에, 핀(203)은 약 4 nm 내지 7 nm의 폭(W)을 가질 수 있다. 예를 들어, 핀(203)은 약 6 nm 내지 7 nm의 폭(W)을 가질 수 있다.
도 2e 및 도 2f를 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 더미 게이트 스택(204; 예를 들어, 산화물(oxide), 폴리실리콘(poly-Si) 또는 질화물(nitride)을 포함하는 더미 게이트)을 형성하고, 더미 게이트 스택(204)의 양 측 상에 질화물 증착(nitride deposition)과 같은 임의의 알려진 공정을 이용하여 게이트 스페이서들(205, 206)을 형성하는 것을 포함한다.
몇몇 실시예에서, 게이트 스페이서들(205, 206)은 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride) 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 게이트 스페이서들(205, 206)은 각각 약 4 nm 내지 약 15 nm의 폭(T)을 가질 수 있다. 몇몇 실시예에서, 게이트 스페이서들(205, 206)의 폭(T)은 핀(203)의 확장부들의 길이와 동일하거나 실질적으로 동일할 수 있다. 몇몇 실시예에서, 게이트 스페이서들(205, 206)은 희생 유전막(sacrificial dielectric layer)을 포함할 수 있다.
도 2g 및 도 2h에 도시된 것처럼, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 소오스 및 드레인 영역들을 덮고, (도 2e 및 도 2f에 관하여 상술한) 더미 게이트 스택(204) 및 게이트 스페이서들(205, 206)에 의해 보호되지 않는 영역 내의 하나 이상의 핀(203)들을 식각하는 것을 포함한다.
몇몇 실시예에서, 하나 이상의 핀(203)들을 식각하는 것은, 실리콘 기판(202)까지 내내, 또는 실리콘 기판(202) 내부까지 진행될 수 있다.
도 2i 및 도 2j를 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 각각의 핀(203)의 양 측 상의 실리콘 기판(202) 상에, 예를 들어, 에피택셜 증착을 이용하여 소오스 및 드레인 전극들(207, 208)을 형성하는 것을 포함한다.
몇몇 실시예에서, 소오스 및 드레인 전극들(207, 208)은, Si, SiP 또는 SiCP와 같은 임의의 적절한 물질로부터 형성된 nFET 소오스 및 드레인 영역들일 수 있다. 몇몇 실시예에서, nFET 소오스 및 드레인 영역들은 인(P) 또는 탄소(C)와 같은 불순물을 포함하는 실리콘(Si)을 포함할 수 있다.
몇몇 실시예에서, pFET 소오스 및 드레인 전극들을 형성하는 것은, 예를 들어, 약 1 nm 내지 약 5 nm(예를 들어, 약 1.5 nm)의 두께를 갖는 Si 버퍼층을 증착하고, 이어서 SiGe층, SiGeB층 또는 유사한 물질층을 증착하는 것을 포함할 수 있다. 몇몇 실시예에서, pFET 소오스 및 드레인 전극들을 형성하는 것은, 붕소(B) 또는 주석(Sn)과 같은 불순물을 포함하는 SiGe층을 증착하는 것을 포함할 수 있다.
도 2k 및 도 2l을 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 층간 유전체(209)를 형성하고, 더미 게이트 스택(204)의 상부에 대한 화학적 기계적 평탄화(CMP; chemical mechanical planarization) 공정을 수행하고, 이어서 (예를 들어, 식각 공정을 이용하여) 더미 게이트 스택(204)을 제거하여 각각의 핀(203)의 채널부(210)를 노출시키는 것을 포함한다.
도 2m 및 도 n을 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 게이트 유전막(212)을 형성하고, 이어서 원자층 증착(ALD; atomic layer deposition)과 같은 임의의 또는 알려진 공정을 이용하여 게이트 유전막(212) 상에 금속막(213)을 형성함으로써, 게이트 스택(211)을 형성하는 것을 포함한다.
게이트 스택(211)을 형성하는 동안에, 게이트 유전막(212) 및 금속막(213)은 이전에 더미 게이트 스택(204)이 차지하던 영역을 채울 수 있다(즉, 게이트 스택(211)은 더미 게이트 스택(204)을 제거하는 동안에 형성된 빈 공간(void)을 차지할 수 있다).
도 2o 및 도 2p를 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 게이트 스페이서들(205, 206)의 적어도 일부를 제거하여, 게이트 스페이서들(205, 206) 아래에 각각 배치되는 핀(203)의 확장부들(214, 215; 또는 확장 영역들)을 노출시킨다(예를 들어, 각각의 게이트 스페이서(205, 206)의 적어도 일부를 식각하여 게이트 스페이서들(205, 206) 아래에 배치되는 핀(203)의 확장부들(214, 215)을 노출시킨다).
각각의 게이트 스페이서(205, 206)의 적어도 일부를 식각하는 것은, 예를 들어, 습식 식각 공정 또는 건식 식각 공정과 같은 식각 공정을 수행하는 것을 포함할 수 있다.
도 2q 및 도 2r을 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 핀(203)의 노출된 확장부들(214, 215)을 얇게 하는 것(즉, 게이트 스페이서들(205, 206)의 적어도 일부를 제거하기 전에 게이트 스페이서들(205, 206) 아래에 배치되던 핀(203)의 확장부들(214, 215)을 얇게 하는 것)을 포함한다. 예를 들어, 몇몇 실시예에 따른 FET의 제조 방법은, 핀(203)의 노출된 확장부들(214, 215)의 폭을 감소시키는 것을 포함할 수 있다.
몇몇 실시예에서, 핀(203)의 노출된 확장부들(214, 215)은 균일하게, 실질적으로 균일하게, 또는 균일하지 않게 얇아질 수 있다. 게이트 스페이서들(205, 206)을 제거하고 핀(203)의 노출된 확장부들(214, 215)을 얇게 하는 것은, 예를 들어, 습식 식각 공정 또는 건식 식각 공정과 같은 식각 공정에 의해 수행될 수 있다.
핀(203)의 노출된 확장부들(214, 215)을 얇게 하는 것은, 게이트 스택(211) 아래에 배치되는 핀(203)의 채널부(210)의 폭에 영향을 주지 않거나 실질적으로 영향을 주지 않을 수 있다(즉, 핀(203)의 노출된 확장부들(214, 215)을 얇게 하는 것은, 핀(203)의 채널부(210)의 폭에 영향을 주지 않을 수 있다). 이에 따라, 핀(203)의 확장부들(214, 215)을 얇게 한 후에, 확장부들(214, 215)의 폭(W2)은 핀(203)의 채널부(210; 즉, 게이트 스택(211) 아래에 배치되는 핀(203)의 일부)의 폭(W1)보다 작을 수 있다.
몇몇 실시예에서, 핀(203)의 채널부(210)의 폭(W1)은 약 10 nm 이하일 수 있다. 몇몇 실시예에서, 핀(203)의 노출된 확장부들(214, 215)을 얇게 한 후에, 핀(203)의 확장부들(214, 215)의 폭(W2)은 약 10 nm 이하일 수 있다. 몇몇 실시예에서, 핀(203)의 노출된 각각의 확장부(214, 215)의 폭(W2)은, 핀(203)의 채널부(210)의 폭(W1)보다 작을 수 있다. 또한, 몇몇 실시예에서, 핀(203)의 노출된 확장부들(214, 215)을 얇게 한 후에, 핀(203)의 노출된 각각의 확장부(214, 215)의 폭(W2)은, 약 2 nm 내지 약 5 nm일 수 있다. 몇몇 실시예에서, 핀(203)의 노출된 확장부들(214, 215)을 얇게 한 후에, 각각의 확장부(214, 215)의 폭(W2)은, 핀(203)의 채널부(210)의 폭(W1)보다 약 2 nm 내지 약 8 nm만큼 얇을 수 있다(즉, 핀(203)의 노출된 확장부들(214, 215)을 얇게 한 후에, 게이트 스페이서들(205, 206)을 제거함으로써 노출된 핀(203)의 확장부들(214, 215)은, 게이트 스택(211) 아래에 배치되는 핀(203)의 채널부(210)보다 약 2 nm 내지 약 8 nm만큼 얇을 수 있다.).
몇몇 실시예에 따른 FET의 제조 방법은 또한, 핀(203)의 확장부들(214, 215)에 추가 도핑을 수행하는 것을 더 포함할 수 있다.
핀(203)의 확장부들(214, 215)에 추가 도핑을 수행하는 것은, 핀(203)의 확장부들(214, 215)의 저항을 더욱 감소시키도록 구성될 수 있다. 핀(203)의 확장부들(214, 215)에 추가 도핑을 수행하는 것은, 확장부들(214, 215)을 얇게 하기 전 또는 그 후에 수행될 수 있다. 핀(203)의 확장부들(214, 215)에 추가 도핑을 수행하는 것은, 붕소(Boron)계 및 인(Phosphorous)계 도펀트로 수행될 수 있다. 몇몇 실시예에서, 추가 도펀트의 농도는 약 1E22 cm-3 이하일 수 있다. 예를 들어, 추가 도펀트의 농도는 약 1E18 cm-3 내지 약 1E21 cm-3일 수 있다.
핀(203)의 확장부들(214, 215)에 추가 도핑을 수행하는 것은, 예를 들어, 플라즈마 도핑, 도핑된 에피택셜 증착, 또는 도핑된 유전체 증착과 같은 임의의 적절한 공정에 의해 수행될 수 있다.
몇몇 실시예에 따른 FET의 제조 방법은 또한, 확장부들(214, 215)에 대한 추가 도핑을 수행한 후에, 도핑 활성화(doping activation)를 수행하여 추가 도펀트를 활성화시키는 것을 포함할 수 있다.
도 2s 및 도 2t를 참조하면, 몇몇 실시예에 따른 FET의 제조 방법은 또한, 제거된 게이트 스페이서들(205, 206)의 영역 내에 유전 물질(216)을 증착하고(예를 들어, 확장부들(214, 215)을 얇게 하는 동안에 얇아진 핀(203)의 확장부들(214, 215)을 둘러싸는 유전 물질(216)을 증착하고), 이어서 증착된 유전 물질(216)을 연마하는 것을 포함한다.
유전 물질(216)은 게이트 스택(211)의 양 측 상에 재증착되는(redeposited) 게이트 스페이서들을 형성할 수 있다. 몇몇 실시예에서, 유전 물질(216)은 예를 들어, 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 탄소 산화물(Silicon Carbon Oxide), 실리콘 붕소 탄소 질화물(Silicon Boron Carbon Nitride), 실리콘 탄소 질화물(Silicon Carbon Nitride) 또는 이들의 조합과 같은 임의의 적절한 절연 물질을 포함할 수 있다. 몇몇 실시예에서, 유전 물질(216)은 에어(air)를 포함할 수 있다(예를 들어, 몇몇 실시예에 따른 FET의 제조 방법은 에어갭 게이트 스페이서들(airgap gate spacers)을 형성하는 것을 포함할 수 있다).
몇몇 실시예에 따른 FET의 제조 방법은 또한, 제거된 더미 게이트 영역 내에만 게이트 금속을 배치시키는 CMP 공정을 수행하고, 이어서 콘택을 형성하고, 후공정(BEOL; back-end-of-line)을 수행하는 것을 포함할 수 있다. 또한, 몇몇 실시예에서, 전계 효과 트랜지스터의 제조 방법은, 상술된 본 개시에 따라 형성된 FET(200)과 동일한 칩/회로 상에, 부분 GAA(gate-all-around) FET, 완전 GAA FET 및/또는 finFET을 형성하는 것을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 전계 효과 트랜지스터 101: 소오스 전극
102: 드레인 전극 103: 핀
104: 게이트 스택 105: 게이트 유전막
106: 금속막 107, 108: 게이트 스페이서
109: 기판 110, 111: 확장부
112: 채널부
200: 전계 효과 트랜지스터 201: 도전 채널층
202: 실리콘 기판 203: 핀
204: 더미 게이트 스택 205, 206: 게이트 스페이서
207, 208: 소오스 및 드레인 전극 209: 층간 유전체
210: 채널부 211: 게이트 스택
212: 게이트 유전막 213: 금속막
214, 215: 확장부 216: 유전 물질

Claims (10)

  1. 기판 상에 핀을 형성하고,
    상기 핀의 양 측 상에, 소오스 및 드레인 전극들을 형성하고,
    상기 소오스 및 드레인 전극들 사이에 배치되는 상기 핀의 채널부 상에, 게이트 스택을 형성하고,
    상기 게이트 스택의 양 측 상에 배치되는 상기 핀의 확장부들 상에, 게이트 스페이서들을 형성하고,
    상기 게이트 스페이서들의 적어도 일부를 제거하여, 상기 핀의 상기 확장부들을 노출시키고,
    상기 핀의 확장부들을 얇게 하는 것을 포함하고,
    상기 핀의 상기 채널부는 제1 폭을 갖고,
    상기 핀의 상기 확장부들을 얇게 한 후에, 상기 핀의 상기 확장부들은 상기 제1 폭보다 작은 제2 폭을 갖는 전계 효과 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 핀의 상기 확장부들을 얇게 하는 것은, 습식 식각 또는 건식 식각을 이용하여 상기 핀의 상기 확장부들을 식각하는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 핀의 상기 확장부들을 얇게 한 후에, 상기 핀의 상기 확장부들 상에 유전 물질을 증착하는 것을 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  4. 제 3항에 있어서,
    상기 유전 물질은 실리콘 산화물(Silicon Oxide), 실리콘 질화물(Silicon Nitride), 실리콘 산탄화물(Silicon Carbon Oxide), 실리콘 붕탄질화물(Silicon Boron Carbon Nitride), 실리콘 탄질화물(Silicon Carbon Nitride), 에어(air) 및 이들의 조합으로 구성된 군으로부터 선택되는 절연 물질을 포함하는 전계 효과 트랜지스터의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 폭은 2 nm 내지 5 nm인 전계 효과 트랜지스터의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 2 nm 내지 8 nm만큼 작은 전계 효과 트랜지스터의 제조 방법.
  7. 제 1항에 있어서,
    상기 핀의 상기 확장부들에 추가 도핑을 수행하는 것을 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  8. 제 7항에 있어서,
    상기 추가 도핑은 붕소(Boron)계 및 인(Phosphorous)계 도펀트로 수행되는 전계 효과 트랜지스터의 제조 방법.
  9. 제 7항에 있어서,
    상기 추가 도핑은 1E18 cm-3 내지 1E21 cm-3의 도펀트 농도를 갖는 전계 효과 트랜지스터의 제조 방법.
  10. 실리콘을 포함하는 핀;
    상기 핀의 양 측 상에 배치되는 소오스 전극 및 드레인 전극;
    상기 핀의 채널부 상에 배치되는 게이트 스택; 및
    상기 핀의 확장부들 상에 배치되는 게이트 스페이서들을 포함하고,
    상기 핀의 상기 채널부는 제1 폭을 갖고, 상기 핀의 상기 확장부들은 상기 제1 폭보다 작은 제2 폭을 갖는 전계 효과 트랜지스터.
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