KR20160033865A - 반도체 소자 및 반도체 소자의 제조방법 - Google Patents

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박재영
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구본영
박홍범
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Abstract

본 발명의 일 측면은, 기판과, 상기 기판 상에 배치되며 상기 기판에 인접한 제1 면과 상기 제1 면의 반대면인 제2 면을 갖는 소자 분리막 및 상기 기판 상에 배치되며, 상기 소자 분리막의 제2 면 상으로 돌출된 측벽을 갖는 제1 영역과 상기 제1 영역 상에 위치하며 상부면을 갖는 제2 영역을 포함하는 적어도 하나의 활성 핀(fin)을 포함하고, 상기 제1 영역은 상기 소자 분리막의 제2 면에 인접한 제1 폭과 상기 제2 영역에 인접한 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭의 60% 이상의 크기를 갖는 반도체 소자를 제공한다.

Description

반도체 소자 및 반도체 소자의 제조방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 반도체 소자의 제조방법에 대한 것이다.
CMOS (Complementary Metal Oxide Silicon) 전계 효과 트랜지스터는 고집적화 요구로 인해 크기가 지속적으로 감소하여왔다. 그러나, 이에 따라 채널 길이가 줄어들게 됨으로써 단채널 효과(short channel effect)에 의한 기능저하가 문제되고 있다. 이에, 단채널 효과를 감소시킬 수 있는 트랜지스터를 구현하기 위해 핀형 전계 효과 트랜지스터(Fin-FET)가 제안되고 있다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제 중 하나는, 고집적화 및 고성능화가 가능한 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제 중 다른 하나는, 상기 반도체 소자를 효율적으로 제조하는 방법을 제공하는 것이다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있다.
본 발명의 일 측면은, 기판과, 상기 기판 상에 배치되며 상기 기판에 인접한 제1 면과 상기 제1 면의 반대면인 제2 면을 갖는 소자 분리막 및 상기 기판 상에 배치되며 상기 소자 분리막의 제2 면 상으로 돌출된 측벽을 갖는 제1 영역과, 상기 제1 영역 상에 위치하며 상부면을 갖는 제2 영역을 포함하는 적어도 하나의 활성 핀(fin)을 포함하고, 상기 제1 영역은 상기 소자 분리막의 제2 면에 인접한 제1 폭과 상기 제2 영역에 인접한 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭의 60% 이상의 크기를 갖는 반도체 소자를 제공한다.
일 예로, 상기 제1 및 제2 폭은 상기 소자 분리막의 제2 면을 기준으로 각각 제1 및 제2 높이에서의 상기 활성 핀의 폭이고, 상기 제1 높이는 상기 활성 핀 높이의 6% 이하이며, 상기 제2 높이는 상기 활성 핀 높이의 85% 이상일 수 있다.
일 예로, 상기 제1 폭은 상기 소자 분리막의 제2 면보다 2nm 높은 레벨에서의 상기 활성 핀의 폭이고, 상기 제2 폭은 상기 활성 핀의 높이에서 5nm 낮은 레벨에서의 활성 핀의 폭일 수 있다.
일 예로, 상기 제2 폭은 상기 제1 폭에 대해 60% 내지 75%의 크기를 가질 수 있다.
일 예로, 상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀 높이의 97% 이상일 수 있다.
일 예로, 상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀의 높이에서 0.9nm 이하로 낮은 레벨일 수 있다.
이 경우, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀의 높이에서 0.3nm 이상 0.9nm 이하로 낮은 레벨일 수 있다.
일 예로, 상기 상부면은 곡면이며, 상기 상부면의 곡률반경은 3.5nm 이상일 수 있다.
이 경우, 상기 상부면의 곡률반경은 3.5nm 이상 5nm 이하일 수 있다.
일 예로, 상기 활성 핀의 측벽은 상기 소자 분리막의 제2 면에 대해 85°이상 90°이하의 기울기를 가질 수 있다.
일 예로, 상기 활성 핀의 측벽은 결정면이 (110)면인 결정구조를 가질 수 있다.
일 예로, 상기 제1 폭은 10nm 이하일 수 있다.
일 예로, 상기 활성 핀 상에 배치되며, 상기 활성 핀의 측벽 및 상부면을 덮는 게이트 절연막을 더 포함할 수 있다.
이 경우, 상기 게이트 절연막은 상기 활성 핀의 측벽 및 상부면을 덮는 제1 절연막과, 상기 제1 절연막 상에 배치되며 상기 제1 절연막을 감싸는 제2 절연막을 포함할 수 있다.
이 경우, 상기 제2 절연막의 두께는 상기 제1 절연막의 두께보다 두꺼울 수 있다.
이 경우, 상기 제1 절연막의 두께는 20Å 내지 35Å이고, 상기 제2 절연막의 두께는 35Å 내지 45Å일 수 있다.
이 경우, 상기 제1 및 제2 절연막은 SiO2, SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN 및 이들의 조합으로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이 경우, 상기 제1 및 제2 절연막은 동일한 물질로 이루어질 수 있다.
상기 게이트 절연막은 상기 활성 핀의 상부면 상에 배치된 영역의 두께가 상기 활성 핀의 측벽 상에 배치된 영역의 두께의 96% 내지 106%일 수 있다.
또한, 상기 게이트 절연막 상에 배치된 게이트 전극을 더 포함할 수 있다.
일 예로, 상기 활성 핀은 상기 소자 분리막의 제2 면보다 낮은 레벨에 위치하는 매설 과 상기 소자 분리막의 제2 면보다 높은 레벨에 위치하는 돌출 영역을 포함하고, 상기 매설 영역의 중심축과 상기 돌출 영역의 중심축 간의 각도 차이는 3°이내일 수 있다.
본 발명의 일 측면은, 기판과, 상기 기판 상에 배치되며 상기 기판에 인접한 제1 면과 상기 제1 면의 반대면인 제2 면을 갖는 소자 분리막 및 상기 기판 상에 배치되며, 상기 소자 분리막의 제2 면 상으로 돌출된 측벽과 상부면을 갖는 적어도 하나의 활성 핀(fin)을 포함하고, 상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀 높이의 97% 이상인 반도체 소자를 제공한다.
일 예로, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀의 높이에서 0.9nm 이하로 낮은 레벨일 수 있다.
본 발명의 일 측면은, 기판 상에 적어도 하나의 활성 핀을 정의하는 트렌치를 형성하는 단계와, 상기 활성 핀이 돌출되도록 상기 트렌치의 일부를 채우는 소자 분리막을 형성하는 단계와, 제1 온도 범위에서 제1 산화 공정을 이용하여 상기 활성 핀의 돌출된 영역 상에 제1 절연막을 형성하는 단계 및 상기 제1 온도 범위보다 높은 제2 온도 범위에서 상기 제1 산화 공정과 다른 제2 산화 공정을 이용하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
일 예로, 상기 제1 온도 범위는 800℃ 이하일 수 있다.
이 경우, 상기 제1 온도 범위는 400℃ 내지 600℃일 수 있다.
이 경우, 상기 제1 산화 공정은 플라즈마 라디칼 산화 공정을 포함할 수 있다.
일 예로, 상기 제2 온도 범위는 800℃ 이상일 수 있다.
이 경우, 상기 제2 온도 범위는 800℃ 내지 1050℃일 수 있다.
이 경우, 상기 제2 산화 공정은 열 라디칼 산화 공정을 포함할 수 있다.
일 예로, 상기 제2 절연막은 상기 제1 절연막보다 두꺼운 두께로 형성할 수 있다.
이 경우, 상기 제1 절연막의 두께를 20Å 내지 35Å으로 형성할 수 있다.
이 경우, 상기 제2 절연막의 두께를 35Å 내지 45Å으로 형성할 수 있다.
일 예로, 상기 제1 절연막을 형성하는 단계 이전에, 700℃ 이하의 온도에서 수소 및 불활성 가스 중 적어도 하나의 가스의 플라즈마로 상기 활성 핀의 돌출된 영역을 표면 처리하는 단계를 더 포함할 수 있다.
이 경우, 상기 표면 처리하는 단계는, 상기 활성 핀의 돌출된 영역의 표면을 수소 가스의 플라즈마로 처리하는 단계를 포함할 수 있다.
이 경우, 상기 표면 처리 단계는 1Torr 이하의 압력에서 수행될 수 있다.
이 경우, 상기 표면 처리하는 단계는 300℃ 내지 500℃의 온도에서 수행될 수 있다.
일 예로, 상기 제2 절연막을 형성하는 단계 이후에, 상기 제2 절연막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 제2 절연막을 형성하는 단계 이후에, 상기 활성 핀은 상기 소자 분리막의 상면보다 2nm 높은 레벨인 제1 높이에서의 제1 폭과, 상기 활성 핀의 상부면의 높이에서 5nm 낮은 레벨인 제2 높이에서의 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭에 대해 60% 이상의 크기를 가질 수 있다.
일 예로, 상기 제2 절연막을 형성하는 단계 이후에, 상기 활성 핀은 기판에 인접할수록 폭이 증가하는 영역을 포함하고, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀의 상부면의 높이에서 0.9nm 이하로 낮은 레벨일 수 있다.
일 예로, 상기 제2 절연막을 형성하는 단계 이후에, 상기 활성 핀의 상부면은 곡률반경이 3.5nm 이상일 수 있다.
본 발명의 일 측면은, 기판 상에 적어도 하나의 활성 핀을 형성하는 단계와, 제1 온도 범위에서 질화 공정 및 증착 공정 중 적어도 하나를 이용하여 상기 활성 핀 상에 제1 절연막을 형성하는 단계 및 상기 제1 온도 범위보다 높은 제2 온도 범위에서 산화 공정을 이용하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
일 예로, 상기 제1 절연막을 형성하는 단계에서, 상기 질화 공정은 플라즈마 라디칼 질화 공정을 포함할 수 있다.
일 예로, 상기 제1 절연막을 형성하는 단계는, 상기 활성 핀 상에 증착 공정을 이용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 증착하는 단계를 포함할 수 있다.
이 경우, 상기 증착 공정은 화학기상 증착 공정 및 원자층 증착 공정 중 적어도 하나를 포함할 수 있다.
덧붙여, 상기한 과제의 해결 수단은 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 핀형 전계 효과 트랜지스터를 포함하는 반도체 소자에 있어서, 고집적화가 가능하되 활성 핀의 상부 폭을 원하는 수준으로 확보하여 구동전류 특성이 개선된 반도체 소자를 얻을 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자를 효율적으로 제조하는 방법을 얻을 수 있다.
다만, 본 발명의 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 언급되지 않은 다른 기술적 효과는 아래의 기재로부터 당업자에게 보다 쉽게 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 2는 도 1에 표시된 R 영역의 확대도이다.
도 3은 핀형 전계 효과 트랜지스터에서 활성 핀의 폭에 따른 구동전류의 변화를 나타내는 그래프이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 개략적인 공정별 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도 및 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 활성 핀이 갖는 형상을 설명하기 위한 비교사진이다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 포함하는 CMOS 인버터의 회로도이다.
도 12는 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 13 및 도 14는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 또한, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 장치가 배치되는 방향에 따라 달라질 수 있다.
한편, 본 명세서에서 사용되는 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)를 나타내는 사시도이고, 도 2는 도 1에 표시된 R 영역의 확대도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자(100)는 기판(110)과, 상기 기판(110) 상에 배치된 소자 분리막(120) 및 적어도 하나의 활성 핀(fin, AF)을 포함한다. 상기 활성 핀(AF) 상에는 게이트 절연막(130)과 게이트 전극(140)이 배치될 수 있다.
상기 기판(110)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 그러나 이에 제한되는 것은 아니며, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 물질로 이루어질 수 있다. 또한, 상기 기판(110)은 베이스 기판 및 상기 베이스 기판 상에 형성된 에피층을 포함할 수도 있다.
상기 기판(110) 상에는 소자 분리막(120)이 배치될 수 있다. 상기 소자 분리막(120)은 기판(110)에 인접한 제1 면(1)과 상기 제1 면(1)의 반대면인 제2 면(2)을 가질 수 있다.
실시예에 따라, 상기 적어도 하나의 활성 핀(AF)이 복수 개로 구비되는 경우, 복수의 활성 핀(AF)은 상기 소자 분리막(120)에 의해 정의되고, 서로 전기적으로 절연될 수 있다.
상기 소자 분리막(120)은 절연물질을 포함할 수 있으며, 산화물, 질화물 또는 산질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 소자 분리막(120)은 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma) 산화막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass)막, TEOS(TetraEthyl Ortho Silicate)막, LTO(Low Temperature Oxide)막 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 활성 핀(AF)은 기판(110) 상에서 제1 방향(Z)으로 돌출되고, 제2 방향(X)으로 연장될 수 있다. 이 경우, 활성 핀(AF)은 상기 제2 방향(X)과 수직인 제3 방향(Y)에 따른 폭을 가질 수 있다. 보다 구체적으로, 상기 활성 핀(AF)은 기판(110) 상에서 상기 제1 방향(Z)으로 돌출되어 상기 소자 분리막(120)의 제2 면(2) 상으로 돌출된 영역(p)을 가질 수 있다. 상기 돌출된 영역(p)은 측벽(s)과 상부면(u)을 포함할 수 있다.
상기 활성 핀(AF)은 반도체 물질인 실리콘 및/또는 게르마늄을 포함할 수 있다. 또한, 화합물 반도체로서, 예를 들면 IV-IV족 화합물 반도체 또는 Ⅲ-V족 화합물 반도체를 포함할 수 있다.
상기 활성 핀(AF)은 기판(110)의 일부를 식각하여 형성될 수 있으나, 이에 제한되는 것은 아니며, 상기 기판(110) 상에 선택적 에피택시얼 성장(Selective Epitaxial Growth, SEG)을 통해 형성될 수도 있다.
상기 활성 핀(AF)의 일부 영역에는 소스/드레인 영역인 불순물 영역(im)이 형성될 수 있다. 상기 불순물 영역(im)은 상기 활성 핀(AF) 중 게이트 전극(140)과 중첩되지 않은 영역에 불순물을 주입함으로써 형성될 수 있다. 다만, 이에 제한되는 것은 아니므로 불순물 영역(im)을 기른 후 불순물을 주입하는 공정 등을 이용할 수도 있다.
상기 불순물 영역(im)은 상기 반도체 소자(100)가 PMOS 트랜지스터인 경우 p형 불순물을 포함할 수 있다. 이와 달리, 상기 반도체 소자(100)가 NMOS 트랜지스터인 경우 n형 불순물을 포함할 수 있다.
게이트 절연막(130)은 상기 활성 핀(AF)과 소자 분리막(120) 상에 배치될 수 있다. 보다 용이한 이해를 위해서는, 도 1에 도시된 I-I'라인을 따라 절단한 단면도인 도 6h를 함께 참조할 수 있다.
상기 게이트 절연막(130)은 상기 제3 방향(Y)으로 연장되어 활성 핀(AF)을 가로지르도록 배치될 수 있으며, 활성 핀(AF)의 돌출된 측벽(s) 및 상부면(u)을 덮을 수 있다.
상기 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전체 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 예를 들면 SiO2, SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN 중 적어도 하나를 포함할 수 있다. 또한, 상기 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 게이트 절연막(130)은 후술할 바와 같이 제1 절연막(131)과 제2 절연막(132)을 포함할 수 있다.
상기 게이트 절연막(130) 상에는 게이트 전극(140)이 배치될 수 있다. 상기 게이트 전극(140)은 상기 제3 방향(Y)으로 연장되어 활성 핀(AF)을 가로지르도록 배치될 수 있다. 본 실시예에서, 상기 게이트 전극(140)은 도핑된 다결정 실리콘을 포함할 수 있다. 다만, 이에 제한되는 것은 아니므로, 실시예에 따라서는 금속 물질을 포함할 수도 있고, 이 경우 금속 물질로는 예를 들면 알루미늄(Al), 텅스텐(W), 또는 몰리브데늄(Mo) 등 중의 적어도 하나를 포함할 수 있다.
상기 게이트 전극(140)의 양 측벽(s)에는 스페이서(150)가 배치될 수 있다. 상기 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 단일막으로 구현될 수도 있지만, 다중막으로 구현될 수도 있다. 이에 제한되는 것은 아니지만, 경우에 따라 상기 게이트 전극(140) 상에는 게이트 마스크층(160)이 배치될 수 있다.
도 2는 도 1에 표시된 R 영역의 확대도로서, 본 실시예에 따른 활성 핀(AF)을 구체적으로 설명하기 위한 도면이다. 도 3은 핀형 전계 효과 트랜지스터에서 활성 핀(AF)의 폭에 따른 구동전류의 변화를 나타내는 그래프로서, 본 발명의 일 실시예에 따른 반도체 소자(100)가 개선되는 특성을 설명하기 위한 것이다.
도 2를 참조하면, 상기 활성 핀(AF)은 상기 소자 분리막(120)의 제2 면(2) 상으로 돌출된 측벽(s)과 상부면(u)을 가질 수 있다.
상기 활성 핀(AF)은 하부와 상부에서 다른 너비의 폭을 가질 수 있다. 예컨대, 상기 활성 핀(AF)은 상기 소자 분리막(120)의 제2 면(2) 상으로 돌출된 측벽(s)을 갖는 제1 영역(p1)과, 상기 제1 영역(p1) 상에 위치하며 상부면(u)을 갖는 제2 영역(p2)을 포함할 수 있다. 상기 제1 영역(p1)은 상기 소자 분리막(120)의 제2 면(2)에 인접한 제1 폭(w1)과 상기 제2 영역(p2)에 인접한 제2 폭(w2)을 가질 수 있다.
본 실시에에서, 상기 제2 영역(p2)은 활성 핀(AF)의 상단부로 정의되는 영역일 수 있다. 예를 들어, 상기 활성 핀(AF)의 상부면(u)이 곡면으로 이루어질 경우, 상부면(u)의 정점에서 상기 상부면(u)을 이루는 곡면의 곡률이 0이 되는 지점까지의 상단부 영역으로 정의될 수 있다. 상기 제1 영역(p1)은 활성 핀(AF)에서 돌출된 영역(p) 중 제2 영역(p2)을 제외한 나머지 영역으로서, 활성 핀(AF)의 측벽(u)으로 이루어진 영역으로 정의될 수 있다.
본 실시예에서, 상기 제1 및 제2 폭(w1, w2)은 상기 소자 분리막(120)의 제2 면(2)을 기준으로 각각 제1 및 제2 높이(h1, h2)에서의 활성 핀(AF)의 폭일 수 있다.
여기서, 상기 제1 및 제2 높이(h1, h2)는 활성 핀(AF)의 하부 폭과 상부 폭을 측정하기 위한 기준을 제시하기 위한 것이다. 예를 들어, 활성 핀(AF)의 상부면(u)이 곡면으로 이루어진 경우 제1 방향(X)에 따라 폭이 급격히 감소하는 영역을 가지는데(즉, 제2 영역(p2)은 폭이 급격히 감소하는 영역을 가짐), 제1 및 제2 높이(h1, h2)는 폭이 급격히 감소하는 영역(제2 영역(p2))을 제외한 상태에서 하부 폭과 상부 폭을 측정하기 위한 기준을 제시할 수 있다.
여기서, 상기 제1 높이(h1)는 활성 핀(AF) 높이(ht)의 6%이하이고, 제2 높이(h2)는 활성 핀(AF) 높이(ht)의 85% 이상일 수 있다. 상기 활성 핀(AF)의 높이(ht)는 상기 소자 분리막(120)의 제2 면(2)을 기준으로 활성 핀(AF)이 돌출된 높이(ht)로서, 상부면(u)의 최대높이와 동일한 개념으로 이해될 수 있다. 이에 제한되는 것은 아니지만, 상기 활성 핀(AF)의 높이(ht), 즉 상부면(u)의 최대높이는 35nm 이상일 수 있다.
측정의 편의를 위하여, 소자 분리막(120)의 제2 면(2)과 활성 핀(AF)의 높이(즉, 상부면(u)의 최대높이, ht)를 기준으로 상정하면, 제1 높이(h1)는 상기 소자 분리막(120)의 제2 면(2)보다 소정의 수치(a)만큼 높은 레벨, 예컨대 2nm 높은 레벨일 수 있다. 상기 제2 높이(h2)는 상기 활성 핀(AF)의 높이(ht)에서 소정의 수치(b)만큼 낮은 레벨, 예컨대 5nm 낮은 레벨일 수 있다.
이에 제한되는 것은 아니지만, 상기 활성 핀(AF)의 높이, 즉 상부면(u)의 최대높이는 35nm 이상일 수 있다.
일반적으로 반도체 소자의 고집적화를 위해서는 활성 핀(AF)의 폭을 좁게 형성할 필요가 있다. 예컨대, 10nm급 이하의 핀형 전계 효과 트렌지스터로서, 활성 핀(AF)은 제1 폭(w1)이 10nm 이하일 수 있다. 그러나, 다른 한편으로는 활성 핀(AF)의 폭이 적절한 범위로 확보될 필요가 있다. 구체적으로, 핀형 전계 효과 트랜지스터에서 활성 핀(AF)의 폭이 변하면 채널의 크기가 변하게 되는데, 이는 문턱전압과 구동전류에 영향을 미치게 된다. 특히, 도 3을 참조하면 활성 핀(AF)의 폭이 4nm 이하로 좁아지는 경우에는 양자 제한 효과(quantum confinement effect)에 기인하여 구동전류(Ieff)가 급격히 감소하는 경향이 있다.
따라서, 이에 제한할 것은 아니지만, 상기 활성 핀(AF)은 가능한 좁은 폭을 갖도록 형성되면서도, 예를 들면 4nm 이상의 폭을 갖도록 형성되는 것이 유익할 수 있다.
그런데, 일반적으로 활성 핀(AF)은 기판(110)에서 제1 방향(Z)으로 돌출될수록 폭이 감소하는 경향이 있다. 이는 기판(110) 상에 활성 핀(AF)을 정의하기 위한 트렌치를 형성할 때, 아래로 식각될수록 트렌치의 폭이 감소하는 경향에 따른 것이기도 하고(도 6c 참조), 그 외에, 활성 핀(AF)을 형성한 이후 상기 활성 핀(AF)의 식각 손상을 치료(curing)하기 위한 산화 공정이나 활성 핀(AF) 상에 게이트 절연막(130)을 형성하기 위한 산화 공정 등을 적용할 때, 활성 핀(AF)의 상부에서 활성 핀(AF)을 이루는 물질(예컨대, Si)의 손실(loss)이 많아지는 점에 기인한다. 따라서, 활성 핀(AF)의 하부 폭을 가능한 작게 형성하면서도, 상부 폭을 일정 수준이상으로 확보하는 것이 중요하다.
도 2를 참조하면, 본 실시예에 따른 활성 핀(AF)은 제2 폭(w2)이 제1 폭(w1)에 대해 60% 이상의 크기를 가질 수 있다. 이에 제한되는 것은 아니지만, 상기 제2 폭(w2)은 상기 제1 폭(w1)에 대해 60% 내지 100%의 크기를 가질 수 있으며, 실시형태에 따라서는 60% 내지 75%의 크기를 가질 수 있다. 예를 들어, 본 실시예에 따른 반도체 소자(100)는 10nm급 이하의 로직 소자일 수 있으며, 이때 활성 핀(AF)의 제1 폭(w1)이 약 10nm일 경우 제2 폭(w2)은 약 6nm 내지 그 이상일 수 있다.
이는 종래의 반도체 소자에서는 구현될 수 없었던 것으로, 실질적으로는 제1 폭(w1)에 대한 제2 폭(w2)의 크기 비율이 약 40% 내지 50%에 해당하던 종래의 활성 핀 형상과는 달리, 본 발명자는 도 6a 내지 도 6h와 관련된 설명에서 후술할 제조공정을 이용하여 종래에는 구현될 수 없었던 거의 직사각형에 가까운 활성 핀(AF)의 형상이 구현됨을 확인할 수 있었다. 이때, 상기 활성 핀(AF)의 측벽(s)은 상기 소자 분리막(120)의 제2 면(2)에 대해 85°이상 90°이하의 기울기(θ1)를 가질 수 있다.
상기 활성 핀(AF)은 상기 상부면(u)에서 상기 기판(110)에 인접할수록 폭이 증가하는 영역을 포함할 수 있다. 이는 상술한 산화 공정 등을 적용할 때, 활성 핀(AF)의 상부면(u)에서 활성 핀(AF)의 손실(loss)이 많아짐에 따라, 상부 모서리가 라운딩(rounding)되기 때문인 것으로 이해될 수 있다.
즉, 상기 활성 핀(AF)은 모서리가 완만하게 라운딩되어 이루어진 곡면을 상부면(u)으로 갖게되는데, 본 실시예의 활성 핀(AF)은 상부면(u)의 곡률반경(r)이 3.5nm 이상일 수 있다. 보다 구체적으로, 상기 상부면(u)의 곡률반경(r)은 3.5nm 이상 5nm이하일 수 있다. 상부면(u)의 곡률반경(r)이 크다는 것은 활성 핀(AF)의 상부 폭이 급격히 감소하는 문제가 적은 것으로 이해될 수 있으며, 이러한 곡률반경(r) 수치범위는 10nm 이하의 제1 폭을 갖는 활성 핀(AF)에서는 종래에 구현될 수 없었던 것이다. 일 예로, 활성 핀상부면의 일반적인 곡률반경 수치범위인 1.5nm 내지 2.5nm에 비해 매우 큰 수치라 할 수 있다.
이처럼 곡률반경(r)이 크게 형성되는 것과 관련하여, 상기 활성 핀(AF) 의 높이(ht)에서 하부(기판(110)이 배치된 방향)로 갈수록 점차 폭이 증가하여 4nm의 폭(w3)을 갖는 지점에서의 높이(h3)는, 상기 활성 핀(AF)의 높이(ht)에서 97% 이상일 수 있다.
일 실시예에서, 상기 활성 핀(AF)의 폭(w3)이 4nm가 되는 높이(h3)는 상기 활성 핀(AF)의 높이(ht)와 0.9nm 이하의 차이(da)를 나타낼 수 있다. 다시 말해, 상기 활성 핀(AF)의 폭(w3)이 4nm가 되는 높이(h3)는 상기 활성 핀(AF)의 높이(ht)에서 0.9nm 이하로 낮은 레벨일 수 있다. 보다 구체적으로는 상기 활성 핀(AF)의 높이(ht)에서 0.3nm 이상 0.9nm 이하로 낮은 레벨일 수 있다. 이는 종래의 수치범위인 2nm 내지 3.6nm에 비하여 크게 개선된 수치범위에 해당한다.
본 실시예에 따르면, 단채널 효과(short channel effect)에 영향이 크지 않도록 상부 폭이 충분히 큰 너비로 형성되는 활성 핀(AF)이 확보될 수 있다.
아울러, 상기 활성 핀(AF)은 리닝(leaning) 현상이 저감된 형상을 가질 수 있다. 구체적으로, 상기 활성 핀(AF)은 소자 분리막(120)의 제2 면(2)보다 낮은 레벨에 위치하는 매설 영역(p')과, 소자 분리막(120)의 제2 면(2)보다 높은 레벨에 위치하는 돌출 영역(p)을 포함할 수 있다. 여기서, 상기 매설 영역(p') 및 돌출 영역(p)에서 폭의 중앙을 가로지르는 중심축을 각각 정의할 때, 상기 매설 영역(p')의 중심축(c1)과 돌출 영역(p)의 중심축(c2)이 이루는 각도(θ2)는 180±3°일 수 있다. 즉, 상기 매설 영역(p')의 중심축(c1)과 돌출 영역(p)의 중심축(c2) 간의 각도 차이는 3°이내가 될 수 있다.
본 실시예에 따르면, 반도체 소자(100)의 고집적화를 위해 활성 핀(AF)의 하부 폭이 좁게 설정되면서도, 상부 폭이 충분히 확보되어 단채널 효과에 따른 구동전류 감소가 완화된 반도체 소자(100)가 얻어질 수 있다.
이하에서는, 도 4, 도 5 및 6a 내지 도 6h를 참조하여 본 발명의 일 실시예에 따른 반도체 소자(100)를 제조하는 단계를 보다 구체적으로 설명하기로 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자제조방법은 기판 상에 적어도 하나의 활성 핀을 정의하는 트렌치를 형성하는 단계(S10)와, 상기 활성 핀이 돌출되도록 상기 트렌치의 일부를 채우는 소자 분리막을 형성하는 단계(S20)와, 각각 제1 및 제2 온도 범위에서 제1 및 제2 산화 공정을 이용하여 제1 및 제2 절연막을 형성하는 단계(S31, S41)를 포함할 수 있다.
한편, 상기 제1 절연막을 형성하는 공정은 산화 공정 이외에 질화 공정이나 증착 공정을 이용할 수도 있다. 예를 들어, 도 5에 도시된 것과 같이, 제1 온도 범위에서 질화 공정 및 증착 공정 중 적어도 하나를 이용하여 상기 활성 핀 상에 제1 절연막을 형성하는 단계(S32)와, 상기 제1 온도 범위 보다 높은 제2 온도 범위에서 산화 공정을 이용하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계(S42)를 포함할 수 있다.
이하, 도 6a 내지 도 6h를 참조하여 각 단계를 보다 상세하게 설명하기로 한다.
도 6a 내지 도 6h는 도 1의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 개략적인 공정도로서, 도 1에 도시된 I-I'라인을 따라 절단한 단면도에 해당한다.
도 6a를 참조하면, 기판(110) 상에 마스크층(m') 및 희생 패턴층(10)을 순차적으로 형성하고, 상기 마스크층(m')과 희생 패턴층(10) 상에 예비 스페이서층(20')을 형성할 수 있다.
상기 마스크층(m')은 하드 마스크층(m')일 수 있다. 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 폴리 실리콘 등과 같은 실리콘 함유 물질, 포토레지스트, ACL (amorphous carbon layer) 또는 SOH (Spin-On Hardmask)와 같은 탄화수소 화합물, 금속 중 적어도 하나로 이루어질 수도 있다. 또한, 상기 마스크층(m')은 실리콘 산화물 및 실리콘 질화물이 순차적으로 적층된 다층 구조일 수 있다. 상기 희생 패턴층(10)의 크기는 형성하고자 하는 활성 핀(AF) 사이의 간격을 고려하여 결정될 수 있다.
상기 예비 스페이서층(20')은 희생 패턴층(10)이 형성된 기판(110)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 예비 스페이서층(20')과 희생 패턴층(10)은 서로 식각 선택성이 있는 물질로 형성될 수 있다. 예를 들어, 예비 스페이서층(20') 및 희생 패턴층(10)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 폴리 실리콘 등과 같은 실리콘 함유 물질, 포토레지스트, ACL (amorphous carbon layer) 또는 SOH (Spin-On Hardmask)와 같은 탄화수소 화합물, 금속 중 적어도 하나로 이루어질 수도 있다. 본 실시예에서, 예비 스페이서층(20')은 폴리 실리콘으로 이루어지고, 희생 패턴층(10)은 탄화수소 화합물로 이루어질 수 있다.
예비 스페이서층(20')은 원자층 증착법(Atomic Layer Deposition, ALD), 화학기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
다음으로, 도 6b에 도시된 것과 같이, 식각 공정을 이용하여 활성 핀(AF)을 형성하기 위한 마스크 패턴층(m)을 형성할 수 있다.
우선, 마스크층(m')이 노출될 때까지 예비 스페이서층(20')을 이방성 식각공정에 의하여 스페이서층(20)을 형성할 수 있다. 상기 이방성 식각 공정은 반응성 이온 (Reactive Ion Etch, RIE)을 이용할 수 있다. 스페이서층(20)은 마스크층(m')을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 따라서, 희생 패턴층(10)의 측벽에서의 스페이서층(20)의 폭(Y 방향)은 후속에 형성하고자 하는 활성 핀(AF)의 폭을 고려하여 결정될 수 있다. 스페이서층(20)의 폭은 예비 스페이서층(20')의 두께 및 식각 조건에 의해 적절히 조절될 수 있다. 이에 제한되는 것은 아니지만, 상기 스페이서층(20)의 폭은 실질적으로 동일할 수 있다.
이어서, 희생 패턴층(10)을 제거하여 스페이서층(20)만을 남길 수 있다. 희생 패턴층(10)의 제거는 스페이서층(20)의 식각을 최소화할 수 있는 선택적 식각 공정을 포함할 수 있다.
다음으로, 스페이서층(20)을 식각 마스크로 이용하여 마스크층(m')을 식각함으로써 마스크 패턴층(m)을 형성할 수 있다.
다음으로, 도 6c에 도시된 것과 같이, 마스크 패턴층(m)을 식각 마스크로 이용하여 기판(110)을 식각함으로써 활성 핀(AF)을 정의하는 트렌치(t)를 형성할 수 있다(S10).
상기 식각 공정은 이방성 식각 공정으로서 반응성 이온 식각(Reactive Ion Etch, RIE) 공정을 이용할 수 있다.
한편, 상기 기판(110)은 마스크 패턴층(m)에 멀리 위치한 영역일수록 식각 반응에 노출되는 시간이 줄어드므로, 트렌치(t)는 하부로 갈수록 폭이 좁아진다. 이에 따라, 활성 핀(AF)은 측벽(s1)의 기울기가 수직이 아닌 소정의 값을 갖게 된다. 즉, 활성 핀(AF)은 하부로 갈수록 폭이 증가하는 것으로 이해될 수 있다. 한편, 현재의 단계에서는 상기 활성 핀(AF)의 상부면(u1)은 마스크 패턴층(m)과 접하여 있으므로, 수평인 평면을 가질 수 있다.
식각 공정을 수행하는 동안, 이온화된 입자들의 충돌에 의해 기판(110)의 표면과 활성 핀(AF)의 측면(s1)은 식각 손상(etch damage)를 입게 될 수 있으며, 따라서 기판(110)의 표면 및 활성 핀(AF)의 측면(s1)에는 트랩 사이트 또는 격자 결함이 발생할 수 있다.
다음으로, 도 6d 및 도 6e에 도시된 것과 같이, 상기 기판(110) 상에 활성 핀(AF)이 돌출되도록 상기 트렌치(t)의 일부를 채우는 소자 분리막(120)을 형성할 수 있다(S20).
우선, 도 6d에 도시된 것과 같이, 상기 활성 핀(AF) 사이의 트렌치(t)를 매립하는 소자 분리막(120)을 형성할 수 있다. 이에 제한되는 것은 아니지만, 상기 소자 분리막(120)은 매립특성이 우수한 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma) 산화막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene) 막, SOG(Spin On Glass)막, USG(Undoped Silica Glass)막, TEOS(TetraEthyl Ortho Silicate)막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나로 이루어질 수 있다.
이어서, 도 6e에 도시된 것과 같이, 마스크 패턴층(m)의 상면이 노출되도록 소자 분리막(120)을 평탄화하고, 활성 핀(AF)의 일부가 돌출되도록 소자 분리막(120)을 식각할 수 있다. 상기 소자 분리막(120)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다.
소자 분리막(120)을 평탄화한 이후에는, 선택적 식각 공정을 이용하여 마스크 패턴층(m)을 우선 제거할 수 있다. 예를 들어, 마스크 패턴층(m)이 실리콘 질화막으로 이루어지고, 소자 분리막(120)이 실리콘 산화물로 이루어진 경우에는 인산(H3PO4)을 이용하여 마스크 패턴층(m)을 제거할 수 있다.
이후, 소자 분리막(120)에 건식 식각 또는 습식 식각 등을 적용하여 상기 활성 핀(AF)이 소자 분리막(120) 상으로 돌출되는 영역을 갖도록 소자 분리막(120)의 적어도 일부가 제거될 수 있다. 다만, 이에 제한되는 것은 아니므로, 소자 분리막(120)을 먼저 식각한 이후에 상기 마스크 패턴층(m)을 제거할 수도 있을 것이다.
소자 분리막(120)을 식각하는 공정이 완료되면, 상기 소자 분리막(120)은 기판(110)에 인접한 제1 면(1)과 상기 제1 면(1)의 반대면인 제2 면(2)을 갖게 되며, 활성 핀(AF)은 소자 분리막(120)의 제2 면(2) 상으로 돌출된 영역(p)을 갖게된다. 상기 돌출된 영역은 측벽(s1)과 상부면(u1)을 포함할 수 있다. 이때, 소자 분리막(120)의 식각 공정에 의해 상기 활성 핀(AF)의 측벽(s1) 및 상부면(u1)에는 식각 손상이 발생할 수 있다.
다음으로, 도 6f에 도시된 것과 같이, 상기 활성 핀(AF)의 측벽(s1) 및 상부면(u1)의 식각 손상을 치료(curing)하기 위해 상기 활성 핀(AF)의 돌출된 측벽(s1)과 상부면(u1) 상에 제1 절연막(131)을 형성할 수 있다(S31, S32).
상기 제1 절연막(131)은 SiO2, SiN, SiON, SiC, SiCN, SiOCN, SiOC, SiBN, SiBCN 및 이들의 조합으로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다.
경우에 따라, 상기 제1 절연막(131)을 형성하기 이전에 상기 소자 분리막(120)의 식각 공정 중에 발생한 오염들을 제거하기 위하여 세정(cleaning) 공정이 수행될 수 있다.
본 실시예에서, 상기 제1 절연막(131)은 제1 온도 범위에서 제1 산화 공정을 이용하여 형성될 수 있다. 이 경우, 상기 제1 절연막(131)은 상기 활성 핀(AF)의 돌출된 영역(p)이 산화되어 형성되는 실리콘 산화물을 포함할 수 있다. 즉, 식각 손상을 받은 활성 핀(AF)의 표면이 산화되면서 식각 손상이 치료될 수 있다.
한편, 이러한 산화 공정이 진행됨에 따라 활성 핀(AF)의 표면에서 활성 핀(AF)을 이루는 물질(예컨대, Si)의 손실(loss)이 일어날 수 있다. 이에 의해, 활성 핀(AF)의 상부 코너가 라운딩될 수 있고, 활성 핀(AF)의 폭은 감소할 수 있다. 산화 공정 이전에는 평탄했던 상부면(u1)이 소정의 곡률을 갖는 상부면(u2)으로 변할 수 있다.
이때, 활성 핀(AF) 상에 고온의 산화 공정을 진행하게 되면 급격한 산화 반응이 일어날 수 있어 활성 핀(AF)이 충분한 폭을 갖기 어렵고, 특히, 상부면(u1)에서 산화 반응이 활발하게 진행되면 원하는 크기의 상부 폭을 구현하기 어려울 수 있다.
뿐만 아니라, 절연막의 두께를 균일하게 유지하기 어려울 수 있으며, 아울러 활성 핀(AF)이 고온에 노출됨에 따라 돌출된 영역이 기울게되는 리닝(leaning) 현상이 발생할 수 있다.
이를 고려하여, 본 실시예에서 상기 제1 산화 공정이 수행되는 제1 온도 범위는 800℃ 이하의 저온일 수 있다. 이 경우, 상기 제1 산화 공정은 저온에서 수행될 수 있는 산화 공정으로서 플라즈마 라디칼 산화(plasma radical oxidation) 공정일 수 있다. 이에 제한되는 것은 아니지만, 상기 플라즈마 라디칼 산화 공정은 약 400℃ 내지 약 600℃의 온도 및 수십 mTorr 내지 수 Torr의 압력 하에서 비활성 가스(예컨대, Ar, Xe 등), 산소 포함 가스(예컨대, O2, O3, H2O, No, N2O 등) 및 수소(H2) 가스 등을 이용하여 수행될 수 있다.
이와 같이, 저온에서 수행되는 플라즈마 라디칼 산화 공정을 이용하는 경우, 공정 온도가 낮기 때문에 주로 활성 핀(AF)의 표면에서 산화가 일어나게 되고, 활성 핀(AF)의 상부면(u1)에서 급격한 산화를 막을 수 있어 충분한 크기의 곡률반경을 갖는 상부면(u2)과, 적절한 범위의 상부 폭을 갖는 활성 핀(AF)이 얻어질 수 있다.
또한, 이러한 저온에서 수행되는 산화 공정을 이용함으로써 제1 절연막(131)과 활성 핀(AF) 간의 계면이 보다 균일하게 형성될 수 있고, 활성 핀(AF)의 리닝(leaning) 현상 역시 저감될 수 있다.
한편, 상기 제1 절연막(131)을 형성하는 공정은 산화 공정 이외에도, 제1 온도 범위에서 수행되는 질화 공정을 이용할 수도 있다.
상기 질화 공정은 제1 온도 범위, 예컨대 800℃ 이하의 저온에서 수행되는 플라즈마 라디칼 질화 공정일 수 있다. 이 경우, 상기 제1 절연막(131)은 상기 활성 핀(AF)의 돌출된 영역이 질화되어 형성되는 실리콘 질화물을 포함할 수 있다.
또한, 상기 제1 절연막(131)을 형성하는 공정은 산화 및 질화 공정 이외에도, 제1 온도범위에서 수행되는 증착 공정을 이용할 수도 있다. 예를 들어, 화학기상 증착(CVD) 공정 및 원자층 증착(ALD) 공정 중 적어도 하나를 이용하여 상기 활성 핀(AF)의 돌출된 영역(p) 상에 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 증착할 수 있다. 화학기상 증착(CVD) 또는 원자층 증착(ALD) 공정을 이용하여 실리콘 산화막을 증착하는 경우, 예를 들면 상기 제1 온도 범위 및 수십mTorr 내지 수 Torr의 압력 하에서 소스가스 SiH4, O2, O3, N2, TEOS 등을 이용할 수 있다.
화학기상 증착(CVD) 및 원자층 증착(ALD) 공정으로 실리콘 질화막을 증착하는 경우, 예를 들면 상기 제1 온도 범위 및 수십mTorr 내지 수 Torr의 압력 하에서 소스가스 SiH4, NH3, DCS 등을 이용할 수 있다.
본 실시예에서, 상기 제1 절연막(131)의 두께(ta)는 적절한 범위로 형성될 필요가 있다. 상기 제1 절연막(131)의 두께(ta)가 너무 얇으면 활성 핀(AF)의 식각 손상을 제대로 치료하기 부족할 수 있으며, 후술할 바와 같이 활성 핀(AF)의 리닝(leaning) 현상을 방지하는 데에 효과적으로 기능하기 어려울 수 있다. 다만, 제1 절연막(131)은 비교적 저온에서 산화, 질화 또는 증착되므로, 고온에서 형성되는 절연막에 비해 TDDB (Time Dependent Dielectric Breakdown) 특성이 낮으며, 따라서 필요 이상으로 두껍게 형성될 필요는 없다고 할 것이다. 예를 들어, 상기 제1 절연막(131)은 20Å 내지 35Å의 두께(ta)로 형성될 수 있다.
일반적으로, 활성 핀(AF)의 식각 손상을 치료하기 위해 형성하는 절연막(본 명세서에서, 제1 절연막(131))은 일단 절연막이 형성된 이후에 BOE(buffer oxide etchant) 용액을 이용한 습식 식각 공정으로 제거된다. 그러나, 본 실시예에서는 상기 제1 절연막(131)을 제거하지 않고 후속 공정에서 상기 제1 절연막(131) 상에 제2 절연막(132)을 연속하여 형성할 수 있다. 즉, 제2 절연막(132) 뿐만 아니라 식각 손상을 치료하기 위해 형성된 제1 절연막(131)을 게이트 절연막(130)으로 이용할 수 있으며, 본 실시예에 따른 제조방법은 소자 분리막(120)을 형성한 이후에, 게이트 전극(140)을 배치하는 공정 사이에 활성 핀(AF) 상에 형성된 임의의 절연막을 제거하는 공정이 개입되지 않는 것으로 이해될 수 있다.
구체적으로, 도 6g에 도시된 것과 같이, 상기 제1 절연막(131) 상에 상기 제1 절연막(131)을 감싸는 제2 절연막(132)을 형성할 수 있다(S41, S42). 상기 제2 절연막(132)은 예를 들면, 실리콘 산화물을 포함할 수 있다. 상기 제2 절연막(132)은 제Å1 절연막(131)과 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니므로 서로 다른 물질로 이루어질 수도 있다.
본 실시예에서, 상기 제2 절연막(132)은 제2 온도 범위에서 제2 산화 공정을 이용하여 형성될 수 있다.
상기 제2 산화 공정이 수행되는 제2 온도 범위는 800℃ 이상의 고온일 수 있다. 예를 들어, 상기 제2 산화 공정은 열 라디칼 산화(thermal radical oxidation) 공정을 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 열 라디칼 산화 공정은 약 800℃ 내지 약 1050℃의 온도 및 수십 mTorr 내지 수 Torr의 압력 하에서 산소 포함 가스(예컨대, O2, O3 등) 및 수소(H2) 가스 등을 이용하여 수행될 수 있다.
이 경우, 상기 제2 절연막(132)은 고온에서 성장하므로 TDDB 특성이 우수한 이점이 있다. 상기 제2 절연막(132)은 제1 절연막(131)보다 두꺼운 두께(tb)로 형성될 수 있으며, 예를 들면 35Å 내지 45Å의 범위 내에서 적절히 결정될 수 있다. 다만, 이에 제한되는 것은 아니라 할 것이다.
상기 제2 절연막(132)을 형성하기 위한 제2 산화 공정이 진행됨에 따라, 상기 활성 핀(AF)은 표면 및 내부에서 Si 손실(loss)이 일어날 수 있다. 이에 의해, 활성 핀(AF)의 상부 코너가 더욱 라운딩될 수 있고, 활성 핀(AF)의 폭이 감소할 수 있다. 구체적으로, 제2 절연막(132)이 형성되기 이전 상태의 활성 핀(AF) 측벽(s2)과 상부면(u2)에 비하여, 제2 절연막(132)이 형성된 상태에서는 활성 핀(AF)의 측벽(s) 간의 폭이나 활성 핀(AF)의 높이(ht)가 줄어들 수 있다.
그러나, 절연막을 제거한 상태에서 활성 핀(AF) 표면 상에 직접 고온의 산화 공정을 적용하는 경우와 달리, 제1 절연막(131)이 형성된 활성 핀(AF)에 산화 공정을 적용하는 것이므로, 활성 핀(AF)의 Si 손실(loss)을 저감시킬 수 있어 활성 핀(AF)의 폭이 급격히 감소되는 것이 방지될 수 있다. 특히, 충분한 크기의 상부 폭을 갖는 활성 핀(AF)이 용이하게 구현될 수 있다.
예를 들어, 도 2와 함께 도 6g를 참조하면, 상기 제2 절연막(132)을 형성하는 단계 이후, 상기 활성 핀(AF)은 제1 폭(w1)과 제2 폭(w2)을 가지며, 상기 제2 폭(w2)은 제1 폭(w1)에 대해 60% 이상의 크기를 가질 수 있다.
또한, 상기 활성 핀(AF)은 제1 및 제2 절연막(131, 132) 형성 과정에서 상부면(u)이 라운드되며, 이에 따라 기판(110)에 인접할수록 폭이 증가하는 영역을 갖게 되는데, 활성 핀(AF)의 폭(w3)이 4nm가 되는 높이(h3)는 활성 핀(AF)의 상부면(u) 높이(ht)에서 0.9nm 이하로 낮은 레벨일 수 있다. 이에 제한되는 것은 아니지만, 상기 활성 핀(AF)의 상부면(u)은 곡률반경이 3.5nm 이상일 수 있다.
아울러, 본 실시예의 제조방법에 따르면, 활성 핀(AF)의 리닝(leaning) 현상이 방지될 수 있다. 구체적으로, 제1 절연막(131)이 제거된 상태에서 제2 산화 공정을 진행하는 경우, 활성 핀(AF)은 소자 분리막(120)의 상부로 돌출된 영역(p)이 고온에 영향받아 소정 각도로 기울게 될 수 있다. 예컨대, 상기 활성 핀(AF)을 소자 분리막(120)의 제2 면(2)보다 낮은 레벨에 위치하는 제1 영역(p1)과, 소자 분리막(120)의 제2 면(2)보다 높은 레벨에 위치하는 제2 영역(p2)으로 구분할 경우, 상기 제2 영역(p2)의 중심축(c2)은 상기 제1 영역(p1)의 중심축(c1)에 대해 소정의 각도 차이가 발생할 수 있다. 이는 문턱전압과 구동전류에 영향을 미치는 요인이 될 수 있다.
반면, 본 실시예의 경우 고온으로 진행되는 제2 산화 공정에서 활성 핀(AF)이 제1 절연막(131)에 의해 감싸여 있으므로, 고온에 노출되더라도 제2 영역이 기울게되는 리닝(leaning) 현상이 방지될 수 있다. 예컨대, 본 실시예에 따르면 활성 핀(AF)은 제1 영역(p1)의 중심축(c1)과 제2 영역(p2)의 중심축(c2) 간의 각도 차가 3°이하일 수 있다.
본 실시예에 따르면, 활성 핀(AF)의 식각 손상을 치료하기 위해 형성하는 절연막(본 명세서에서, 제1 절연막(131))을 제거하지 않고 후속 공정에서 제1 절연막(131) 상에 제2 절연막(132)을 형성하며, 제1 및 제2 절연막(131, 132)은 게이트 절연막(130)으로 기능할 수 있다.
이 경우, 게이트 절연막(130)은 전술한 바와 같이 활성 핀(AF)과의 계면 특성이 우수한 제1 절연막(131)과, TDDB 특성이 우수한 제2 절연막(132)을 모두 게이트 절연막(130)으로 이용할 수 있으며, 저항 감소 및 캐리어의 이동도 향상의 이점이 있다. 아울러, 활성 핀(AF)의 상부 폭이 적절한 범위로 확보될 수 있으며, 활성 핀(AF)의 리닝(leaning) 현상 등을 방지할 수 있으므로, 반도체 소자의 제조 시 트랜지스터의 문턱전압 및 구동전류를 정확하게 제어할 수 있다.
아울러, 저온에서 형성됨으로써 비교적 균일한 두께로 제어가 가능한 제1 절연막(131)을 이용하므로, 게이트 절연막(130)의 두께(제1 및 제2 절연막(131, 132) 두께의 합)를 균일하게 형성할 수 있다.
구체적으로, 상기 게이트 절연막(130)은 활성 핀(AF)의 상부면(u) 상에 배치된 영역의 두께(t1)가 상기 활성 핀(AF)의 측벽(s) 상에 배치된 영역의 두께(t2)의 96% 내지 106%일 수 있다.
본 발명자는 활성 핀(AF)의 식각 손상을 치료하기 위해 형성하는 제1 절연막(131)을 제거한 이후에 활성 핀(AF) 상에 고온으로 성장되는 제2 절연막(132)을 직접 형성하는 경우에는, 활성 핀(AF)의 상부면(u) 상에 배치된 게이트 절연막(130)의 두께가 활성 핀(AF)의 측벽(s) 상에 배치된 게이트 절연막(130)의 두께에 대해 73% 내지 83%를 갖는 것으로 확인하였으며, 본 실시예에 따른 수치범위는 상부면(u) 및 측벽(s) 상에 배치된 게이트 절연막(130)의 두께가 거의 1:1 (즉, 100%)에 인접하는 것을 확인할 수 있었다.
다음으로, 도 6h에 도시된 것과 같이, 상기 제2 절연막(132) 상에 게이트 전극(140)을 형성할 수 있다. 이에 따라, 도 1에 도시된 것과 같은 반도체 소자(100)가 얻어질 수 있다.
상기 게이트 전극(140)은 예를 들면 도핑된 다결정 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니며, 금속 물질을 포함할 수 있다.
상기 게이트 전극(140)은 도 1에 도시된 것과 같이, 상기 활성 핀(AF)을 가로지르도록 배치될 수 있다. 상기 게이트 전극(140)에 덮이지 않은 활성 핀(AF) 영역은 불순물 영역(im)이 이온 주입 공정 등에 의해 형성되어, 소스/드레인 영역으로 제공될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 실시예는, 도 6a 내지 도 6h에서 설명한 제조방법에서 활성 핀(AF)의 돌출된 영역(p)을 표면 처리 하는 단계를 더 포함하는 실시형태로 이해될 수 있을 것이다.
도 7a는 활성 핀(AF)을 정의하는 트렌치(t)를 형성한 이후(S10) 및 제1 절연막(131)을 형성하는 단계(S31, S32) 이전 상태의 단면도이다. 앞서 설명한 제조방법을 참조하면, 도 6c의 트렌치 형성까지 완료된 상태로 이해될 수 있을 것이다.
도 7a에 도시된 것과 같이, 상기 트렌치(t)는 하부로 갈수록 폭이 좁아지므로, 활성 핀(AF)의 측벽(s1)은 기울기가 수직이 아닌 소정의 값을 갖게 되며, 하부로 갈수록 활성 핀(AF)의 폭은 증가할 수 있다. 아울러, 활성 핀(AF)의 측벽(s1)은 거칠기(roughness)를 가질 수 있다.
도 7a를 참조하면, 상기 제1 절연막(131)을 형성하기 이전에, 상기 활성 핀(AF)의 돌출된 영역(p)을 표면 처리하는 단계를 더 포함할 수 있다. 상기 표면 처리하는 단계는 700℃ 이하의 온도에서 수소 및 불활성 가스 중 적어도 하나의 가스의 플라즈마로 상기 활성 핀(AF)을 표면 처리하는 단계일 수 있다.
상기 불활성 가스는 He, Ne, Ar, Kr, Xe 및 Rn 등일 수 있다. 상기 가스의 압력은 999Torr 이하이며, 플라즈마 발생 파워는 1KW 내지 5KW일 수 있다. 보다 구체적으로는, 2KW 내지 4KW일 수 있다. 플라즈마 생성 방식으로는 특별히 제한되지 않으며, 예를 들면 다이렉트 플라즈마, 리모트 플라즈마, RF(Radiofrequency) 플라즈마, 마이크로웨이브 플라즈마, 유도결합 플라즈마(Inductively coupled plasma), 축전결합 플라즈마(Capacitively coupled plasma) 또는 전자 사이클로트론 공명(Electron Cyclotron Resonance) 플라즈마 방식 등일 수 있다. 표면 처리 공정은 10초 내지 999초 동안 진행될 수 있다.
상기 표면 처리 단계는 700℃ 이하의 저온에서 수행될 수 있다. 이러한 저온에서 표면 처리 공정이 진행되면, 활성 핀(AF)의 표면에만 열 에너지가 전달되어 활성 핀(AF)의 표면에 오스왈드 라이프닝(Oswald ripening) 현상이 유발된다. 오스왈드 라이프닝 현상은 동일한 온도에서 표면 에너지 차이에 의해 작은 입자가 큰 입자로 이동하여 작은 입자는 사라지고(흡수되고) 큰 입자가 점점 커지는 현상을 말한다. 즉, 오스왈드 라이프닝 현상에 의해 거칠기(roughness)를 이루는 작은 입자들은 사라지고, 돌출된 영역(p)의 표면 거칠기가 개선될 수 있다. 예를 들어, 표면 처리가 수행된 다음에는, 도 7b에 도시된 것과 같이, 상기 활성 핀(AF)의 측벽(s1')은 제곱 평균 거칠기가 2nm 이하일 수 있다. 아울러, 오스왈드 라이프닝 효과에 의해 활성 핀(AF)의 측벽(s1')이 거의 수직으로 변할 수 있다. 즉, 후속 공정에서 소자 분리막(120)을 형성할 경우, 활성 핀(AF)의 측벽(s)은 도 2에 도시된 것과 같이, 소자 분리막(120)의 제2 면(2)에 대해 85°이상 90°이하의 기울기(θ1)를 가질 수 있다.
이때, 보다 효과적인 가스는 수소(H2) 가스일 수 있으며, 가스의 압력은 1 Torr이하일 수 있다. 상기 표면 처리 단계가 700℃ 보다 높은 고온에서 진행되면, 상기 활성 핀(AF)의 화학 결합 상태에 영향을 주어 활성 핀(AF)의 형상이 과도하게 변할 수 있다. 따라서, 표면 처리 단게는 700℃ 이하, 예를 들면 바람직하게는 300℃ 내지 500℃의 온도에서 수행될 수 있다. 한편, 상기 표면 처리 단계에서 수소 가스 이외에도 헬륨(He)가스를 이용할 수 있으며, 이때 가스의 압력은 5 Torr 내지 25 Torr일 수 있다.
상기 표면 처리 단계는 소자 분리막(120)을 형성하기 이전에 수행되는 것으로 설명하였으나, 반드시 이에 제한되는 것은 아니므로, 트렌치 및 소자 분리막(120)을 형성한 이후, 제1 절연막(131)을 형성하기 이전에 수행될 수도 있다.
한편, 이처럼 활성 핀(AF)의 측벽(s1')이 거의 수직의 기울기를 갖는 경우, 상기 측벽(s1')은 단글링 결합(dangling bond)이 유발되는 (110)면을 결정면으로 가질 수 있다. 따라서, 활성 핀(AF) 상에 절연막을 원활하게 형성하기 어려울 수 있으며, 트랜지스터의 NBTI (Negative Bias Temperature Instability) 특성 열화의 원인이 될 수 있다. 그러나, 본 실시예의 경우 예를 들면 면방향 의존성이 적은 저온 플라즈마 산화 방식을 이용하여 제1 절연막(131)을 우선 형성하고, 상기 제1 절연막(131)을 제거하지 않음으로써 후속 공정에서 게이트 절연막(130)으로 이용하므로, 비교적 균일한 두께로 절연막을 형성할 수 있는 이점이 있다.
다음으로, 도 6d 내지 도 6h에서 설명한 것과 같은 단계를 거쳐 도 1에 도시된 것과 같은 반도체 소자가 얻어질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자(200)를 나타내는 사시도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 소자(200)는 기판(110)과, 상기 기판(110) 상에 배치된 소자 분리막(120) 및 적어도 하나의 활성 핀(AF)을 포함한다. 상기 활성 핀(AF) 상에는 게이트 절연막(130)과 게이트 전극(140)이 배치될 수 있다. 이하, 앞선 실시예에서 설명한 것과 동일하게 적용될 수 있는 내용에 대해서는 설명을 생략하고, 달라진 구성을 중심으로 설명하기로 한다.
본 실시예에서, 상기 반도체 소자(200)는 상기 활성 핀(AF) 상에 배치된 소스/드레인 스트레서(30)를 더 포함할 수 있다. 상기 소스/드레인 스트레서(30)는 게이트 전극(140)의 양 측에 노출된 활성 핀(AF) 일부를 제거하여 리세스를 형성한 이후, 리세스된 활성 핀(AF) 상에 에피텍셜 공정을 수행하여 형성될 수 있다. 상기 소스/드레인 스트레서(30)의 외주면은 다각형 형상(예컨대, 5각형 또는 6각형 등)을 포함할 수 있다.
상기 소스/드레인 스트레서(30)는 상기 반도체 소자(200)가 PMOS 트랜지스터인 경우 p형 불순물을 포함할 수 있다. 이 경우, 상기 소스/드레인 스트레서(30)는 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질로는 예를 들면 Si에 비해서 격자상수가 큰 물질로서 SiGe일 수 있다. 본 명세서에서, 이러한 압축 스트레스 물질은 그 자체가 주변 영역, 예컨대 채널 영역에 압축 스트레스를 주는 물질을 의미하는 용어로 사용될 수 있다.
이와 달리, 상기 소스/드레인 스트레서(30)는 상기 반도체 소자(200)가 NMOS 트랜지스터인 경우 n형 불순물을 포함할 수 있다. 이 경우 상기 소스/드레인 스트레서(30)는 인장 스트레스 물질을 포함할 수 있다. 인장 스트레스 물질은 예를 들면 Si 이거나, Si보다 격자상수가 작은 물질로서 SiC 등일 수 있다. 본 명세서에서, 인장 스트레스 물질은 그 자체가 주변 영역, 예컨대 채널 영역에 인장 스트레스를 주는 물질을 의미하는 용어로 사용될 수 있다.
상기 소스/드레인 스트레서(30)가 인장 스트레스 또는 압축 스트레스 물질을 포함하는 경우, 캐리어의 이동도를 향상시키고, 트랜지스터의 구동전류를 증가시킬 수 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 소자(300)를 나타내는 사시도이다. 도 9b는 도 9a에 도시된 II-II'라인을 따라 절단한 단면도이다.
도 9a 및 도 9b를 참조하면, 상기 반도체 소자(300)는 기판(110), 소자 분리막(120) 및 적어도 하나의 활성 핀(AF)을 포함한다. 상기 활성 핀(AF) 상에는 게이트 절연막(130) 및 금속 게이트 전극(140')이 배치될 수 있다. 상기 게이트 절연막(130)은 제1 절연막(131)과 상기 제1 절연막(131) 상에 배치된 제2 절연막(132)을 포함할 수 있다.
경우에 따라, 상기 제1 및 제2 절연막(131, 132) 중 적어도 하나는 고유전 게이트 절연막(130)일 수 있다. 고유전 게이트 절연막(130)은 실리콘 산화막보다 높은 유전율을 갖는 절연성 물질을 포함할 수 있고, 예를 들어, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 금속 게이트 전극(140')은 상기 게이트 절연막(130) 상에 배치될 수 있다. 상기 금속 게이트 전극(140')은 제1 금속층(141)과 상기 제1 금속층(141) 상에 배치된 제2 금속층(142)을 포함할 수 있다. 상기 제1 금속층(141)은 일함수 조절을 하고, 제2 금속층(142)은 제1 금속층(141)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 상기 제1 금속층(141)은 제2 금속층(142)을 이루는 금속 물질에 대한 확산 방지막으로 기능할 수도 있다.
이에 제한되는 것은 아니지만, 상기 제1 금속층(141)은 TiN, TaN, WN과 같은 금속 질화물이나, TiC 및 TaC 중 적어도 하나를 포함할 수 있다. 상기 제2 금속층(142)은 Al, W, Mo 등 중의 적어도 하나로 이루어질 수 있다.
본 실시예에서, 상기 반도체 소자(300)는 활성 핀(AF)과 소자 분리막(120) 및 금속 게이트 전극(140')의 적어도 일부를 덮는 층간 절연막(170)을 더 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 층간 절연막(170)은 예컨대 저유전율 물질, 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 저유전율 물질로는 예를 들면 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 활성 핀(AF)이 갖는 형상을 설명하기 위한 비교사진이다.
구체적으로, 도 10a는 본 발명의 일 실시예에 따른 제조방법을 이용하여 형성된 활성 핀(AF)의 단면 사진이다. 상기 활성 핀(AF)은 기판(110) 상에 활성 핀(AF)을 정의하는 트렌치를 형성 한 이후, 상기 활성 핀(AF)을 저온 플라즈마로 표면 처리하고, 소자 분리막(120)을 형성하고, 각각 제1 및 제2 온도 범위에서 제1 및 제2 산화 공정을 이용하여 제1 및 제2 절연막(131, 132)을 형성한 것이다.
이와 달리, 도 10b에 나타난 활성 핀(AF)은 기판(110) 상에 활성 핀(AF)을 정의하는 트렌치 및 소자 분리막(120)을 형성하고, 활성 핀(AF)의 식각 손상을 치료하기 위해 제1 절연막(131)을 형성한 다음, 상기 제1 절연막(131)을 제거하고 활성 핀(AF) 상에 게이트 절연막(130)으로 기능하게 될 제2 절연막(132)을 형성한 것이다.
도 10a 및 도 10b를 참조하면, 도 10a에 나타난 활성 핀(AF)은 도 10b에 나타난 활성 핀(AF)에 비하여 제1 폭(w1, w1' 참조)에 대해 제2 폭(w2, w2' 참조)이 크게 감소하지 않았으며, 충분한 크기의 곡률반경을 갖는 상부면(u)이 확보된 것을 확인할 수 있다.
아울러, 도 10a의 경우, 활성 핀 상에 형성된 게이트 절연막의 두께가 측벽 및 상부면 상에 균일한 두께로 형성될 수 있다. 구체적으로, 상기 게이트 절연막은 활성 핀의 상부면 상에 배치된 영역의 두께(t1)는 35.6Å으로서, 활성 핀의 측벽 상에 배치된 영역의 두께(t2)인 34.7Å 대비 약 102.59%에 해당하는 것을 확인할 수 있었다. 반면에, 도 10b의 경우 활성 핀의 상부면 상에 배치된 영역의 게이트 절연막 두께(t1')는 28.6Å으로서, 활성 핀의 측벽 상에 배치된 영역의 두께(t2')인 37.8Å 대비 75.66%에 불과하여, 균일한 게이트 절연막이 확보되지 않았음을 확인할 수 있었다.
도 11은 본 발명의 실시예에 따른 반도체 소자를 포함하는 CMOS 인버터의 회로도이다.
도 11을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성될 수 있다. 트랜지스터(P1, N1)는 상술한 본 발명의 실시예에 따른 반도체 소자 중에 하나일 수 있다. PMOS 및 NMOS 트랜지스터는 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 트랜지스터의 게이트에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 트랜지스터의 드레인에서 출력 신호가 공통으로 출력될 수 있다. 또한, PMOS 트랜지스터의 소스에는 구동전압이 인가되며, NMOS 트랜지스터의 소스에는 접지전압이 인가될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력 신호로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력 신호로서 로직 레벨 '1'이 출력될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 12를 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
그리고, NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제1 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. SRAM 소자의 셀을 이루는 트랜지스터은 상술한 본 발명의 실시예에 따른 반도체 소자 중 하나일 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 13 및 도 14는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 장치(1000)는, 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등을 포함할 수 있다. 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등은 데이터가 전달되는 통로를 제공하는 버스(1500, BUS)를 통해 연결될 수 있다.
제어부(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1400)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1100)와 메모리(1400)는 상술한 본 발명의 실시예들에 따른 반도체 소자 중 적어도 하나를 포함할 수 있다.
입출력장치(1300)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다. 인터페이스(1200)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 또한, 도 13에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 13에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 메모리 카드, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치(2000)는 호스트(2300)와 통신하는 컨트롤러(2100) 및 데이터를 저장하는 메모리(2200a, 2200b, 2200c)를 포함할 수 있다. 컨트롤러(2100) 및 각 메모리(2200a, 2200b, 2200c)는 상술한 본 발명의 실시예들에 따른 반도체 소자 중 적어도 하나를 포함할 수 있다.
컨트롤러(2100)와 통신하는 호스트(2300)는 저장 장치(2000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(2100)는 호스트(2300)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(2200a, 2200b, 2200c)에 데이터를 저장하거나, 메모리(2200a, 2200b, 2200c)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 반도체 소자 110: 기판
120: 소자 분리막 130: 게이트 절연막
131: 제1 절연막 132: 제2 절연막
140: 게이트 전극 150: 스페이서
160: 게이트 마스크층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 상기 기판에 인접한 제1 면과 상기 제1 면의 반대면인 제2 면을 갖는 소자 분리막; 및
    상기 기판 상에 배치되며, 상기 소자 분리막의 제2 면 상으로 돌출된 측벽을 갖는 제1 영역과, 상기 제1 영역 상에 위치하며 상부면을 갖는 제2 영역을 포함하는 적어도 하나의 활성 핀(fin)을 포함하고,
    상기 제1 영역은 상기 소자 분리막의 제2 면에 인접한 제1 폭과 상기 제2 영역에 인접한 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭의 60% 이상의 크기를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 및 제2 폭은 상기 소자 분리막의 제2 면을 기준으로 각각 제1 및 제2 높이에서의 상기 활성 핀의 폭이고, 상기 제1 높이는 상기 활성 핀 높이의 6% 이하이며, 상기 제2 높이는 상기 활성 핀 높이의 85% 이상인 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 폭은 상기 소자 분리막의 제2 면보다 2nm 높은 레벨에서의 상기 활성 핀의 폭이고, 상기 제2 폭은 상기 활성 핀의 높이에서 5nm 낮은 레벨에서의 활성 핀의 폭인 반도체 소자.
  4. 제1 항에 있어서,
    상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀 높이의 97% 이상인 반도체 소자.
  5. 제1 항에 있어서,
    상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀의 높이에서 0.9nm 이하로 낮은 레벨인 반도체 소자.
  6. 제1 항에 있어서,
    상기 상부면은 곡면이며, 상기 상부면의 곡률반경은 3.5nm 이상인 반도체 소자.
  7. 제1 항에 있어서,
    상기 활성 핀의 측벽은 상기 소자 분리막의 제2 면에 대해 85°이상 90°이하의 기울기를 갖는 반도체 소자.
  8. 제1 항에 있어서,
    상기 활성 핀 상에 배치되며, 상기 활성 핀의 측벽 및 상부면을 덮는 게이트 절연막을 더 포함하고,
    ÅÅ상기 게이트 절연막은 상기 활성 핀의 상부면 상에 배치된 영역의 두께가 상기 활성 핀의 측벽 상에 배치된 영역의 두께의 96% 내지 106%인 반도체 소자.
  9. 제1 항에 있어서,
    상기 활성 핀 상에 배치되며, 상기 활성 핀의 측벽 및 상부면을 덮는 제1 절연막과, 상기 제1 절연막 상에 배치되며 상기 제1 절연막을 감싸는 제2 절연막을 더 포함하고,
    상기 제1 절연막의 두께는 20Å 내지 35Å이고, 상기 제2 절연막의 두께는 35Å 내지 45Å이며, 상기 제2 절연막의 두께가 상기 제1 절연막의 두께보다 두꺼운 반도체 소자.
  10. 제1 항에 있어서,
    상기 활성 핀은 상기 소자 분리막의 제2 면보다 낮은 레벨에 위치하는 매설 영역과 상기 소자 분리막의 제2 면보다 높은 레벨에 위치하는 돌출 영역을 포함하고,
    상기 매설 영역의 중심축과 상기 돌출 영역의 중심축 간의 각도 차이는 3° 이내인 반도체 소자.
  11. 기판;
    상기 기판 상에 배치되며, 상기 기판에 인접한 제1 면과 상기 제1 면의 반대면인 제2 면을 갖는 소자 분리막; 및
    상기 기판 상에 배치되며, 상기 소자 분리막의 제2 면 상으로 돌출된 측벽과 상부면을 갖는 적어도 하나의 활성 핀(fin)을 포함하고,
    상기 활성 핀은 상기 상부면에서 상기 기판에 인접할수록 폭이 증가하는 영역을 포함하며, 상기 활성 핀의 폭이 4nm가 되는 높이는 상기 활성 핀 높이의 97% 이상인 반도체 소자.
  12. 기판 상에 적어도 하나의 활성 핀을 정의하는 트렌치를 형성하는 단계;
    상기 활성 핀이 돌출되도록 상기 트렌치의 일부를 채우는 소자 분리막을 형성하는 단계;
    제1 온도 범위에서 제1 산화 공정을 이용하여 상기 활성 핀의 돌출된 영역 상에 제1 절연막을 형성하는 단계; 및
    상기 제1 온도 범위보다 높은 제2 온도 범위에서 상기 제1 산화 공정과 다른 제2 산화 공정을 이용하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    를 포함하는 반도체 소자 제조방법.
  13. 제12 항에 있어서,
    상기 제1 온도 범위는 800℃ 이하인 반도체 소자 제조방법.
  14. 제13 항에 있어서,
    상기 제1 산화 공정은 플라즈마 라디칼 산화 공정을 포함하는 반도체 소자 제조방법.
  15. 제12 항에 있어서,
    상기 제2 온도 범위는 800℃ 이상인 반도체 소자 제조방법.
  16. 제15 항에 있어서,
    상기 제2 산화 공정은 열 라디칼 산화 공정을 포함하는 반도체 소자 제조방법.
  17. 제12 항에 있어서,
    상기 제2 절연막은 상기 제1 절연막보다 두꺼운 두께로 형성하는 반도체 소자 제조방법.
  18. 제17 항에 있어서,
    상기 제1 절연막의 두께를 20Å 내지 35Å으로 형성하고,
    상기 제2 절연막의 두께를 35Å 내지 45Å으로 형성하는 반도체 소자 제조방법.
  19. 제12 항에 있어서,
    상기 제1 절연막을 형성하는 단계 이전에, 700℃ 이하의 온도에서 수소 및 불활성 가스 중 적어도 하나의 가스의 플라즈마로 상기 활성 핀의 돌출된 영역을 표면 처리하는 단계를 더 포함하는 반도체 소자 제조방법.
  20. 기판 상에 적어도 하나의 활성 핀을 형성하는 단계;
    제1 온도 범위에서 질화 공정 및 증착 공정 중 적어도 하나를 이용하여 상기 활성 핀 상에 제1 절연막을 형성하는 단계; 및
    상기 제1 온도 범위보다 높은 제2 온도 범위에서 산화 공정을 이용하여 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    를 포함하는 반도체 소자 제조방법.
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