TWI802866B - 半導體元件及其形成方法 - Google Patents

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賴德洋
陳學儒
林宗達
志安 徐
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Abstract

一種形成半導體元件之方法，包含：在半導體元件的第一元件區中，在突出於基材上方之第一鰭狀結構之上形成第一奈米結構；在半導體元件的第二元件區中，在突出於基材上方之第二鰭狀結構之上形成第二奈米結構，其中第一及第二奈米結構包含半導體材料並平行於基材的上表面延伸。接著在第一及第二奈米結構周圍形成介電材料；在第一奈米結構周圍之第一元件區及在第二奈米結構周圍之第二元件區中形成第一硬質遮罩層。在形成第一硬質遮罩層之後，從第二元件區去除第一硬質遮罩層。在去除第一硬質遮罩層之後，藉由進行氧化製程，增加第二奈米結構周圍之介電材料的第一厚度。

Description

半導體元件及其形成方法
本揭露是關於一種半導體元件及其形成方法。
半導體元件被使用於各種電子應用中，諸如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體元件通常藉由以下方式所產製：依序地在半導體基材之上沉積絕緣或介電層、導電層、及半導體層、及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元素。
半導體產業藉由不斷減小最小特徵大小以不斷改善各種電子組件(例如，電晶體、二極管、電阻器、電容器等)的積體密度，此舉允許將更多的組件整合至給定的區域中。然而，隨著減少最小特徵大小，產生應被應對之額外問題。
在一些實施例中，形成半導體元件的方法包含：在半導體元件的第一元件區中，在第一鰭狀結構之上形成第一奈米結構，第一鰭狀結構突出於基材上方；在半導體元件的第二元件區中，在第二鰭狀結構之上形成第二奈米結構，第二鰭狀結構突出襯底上方，其中第一奈米結構及第二奈米結構包括半導體材料且平行於基材的主要上表面延伸；在第一奈米結構周圍及第二奈米結構周圍形成介電材料；在第一奈米結構周圍之第一元件區及第二奈米結構周圍之第二元件區中形成第一硬質遮罩層；在形成第一硬質遮罩層之後，從第二元件區去除第一硬質遮罩層；及在從第二元件區去除第一硬質遮罩層之後，藉由進行氧化製程，增加第二奈米結構周圍之介電材料的第一厚度。
在一些實施例中，形成半導體元件的方法包含：在第一鰭狀結構之上形成第一奈米結構並在第二鰭狀結構之上形成第二奈米結構，其中第一鰭狀結構及第二鰭狀結構突出於基材上方，其中第一奈米結構及第二奈米結構包括第一半導體材料並平行於基材的主要上表面延伸；在第一奈米結構周圍及第二奈米結構周圍形成界面介電材料；在第一鰭狀結構之上但不在第二鰭狀結構之上形成第一硬質遮罩層，其中第一硬質遮罩層覆蓋在第一奈米結構周圍之界面介電材料，其中在第二奈米結構周圍之界面介電材料藉由第一硬質遮罩層所暴露；在形成第一硬質遮罩層之後，進行氧化製程，其中在氧化製程之後，在第二奈米結構周 圍之界面介電材料的厚度增加；及在進行氧化製程之後，去除第一硬質遮罩層。
在一些實施例中，半導體元件包含：突出於基材上方之第一鰭狀結構及第二鰭狀結構；分別在第一鰭狀結構及第二鰭狀結構之上之第一奈米結構及第二奈米結構，其中區第一奈米結構及區第二奈米結構包括第一半導體材料並平行於基材的主要上表面延伸；在區第一奈米結構周圍之第一界面介電層及在區第二奈米結構周圍之第二界面介電層，其中在區第二奈米結構周圍之第二界面介電層比在區第一奈米結構周圍之第一界面介電層更厚；在區第一奈米結構周圍之第一界面介電層上及區第二奈米結構周圍之第二界面介電層上之閘極介電層；及在區第一奈米結構及區第二奈米結構周圍之閘極電極。
A-A'~F-F:橫截面
T,T1~T3,TE:高度
50:基材
50U:主要上表面
52,52A~52C:第一半導體材料
53:間隙
54:第二半導體材料/奈米結構
54A~54C:第二半導體材料
64:多層堆疊
90,91:鰭狀結構
92:堆疊層
94,104:遮罩
94A:第一遮罩層
94B:第二遮罩層
96:隔離區
97:虛設閘極介電
100,100A:NSFET元件
102:虛設閘極
103:凹陷
104A:第一遮罩層
104B:第二遮罩層
108:閘極間隔層
110:開口
112:源極/汲極區
114:第一ILD
116:CESL
120,120A,120B,120T,120S,120L:界面層
121:分隔件
122:閘極介電層
124:種子層
126:第一硬質遮罩層
127:遮罩層
128:第二硬質遮罩層
129:氧化製程
130:閘極電極
200:第一元件區
300:第二元件區
1000:流程圖
1010~1050:方塊
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1圖為根據一些實施例，以三維視圖例示之奈米結構場效電晶體(NSFET元件)的範例。
第2、3A、3B、4A、4B、5A至5C、6A至6C、7A至7C、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、 17A、17B、18A、及18B圖為根據本揭露的一些實施例，在各種製造階段之奈米結構場效應電晶體元件的截面視圖。
第19A及19B圖為根據本揭露的一些實施例，在製造階段之奈米結構場效應電晶體元件的截面視圖。
第20圖為在本揭露的一些實施例中，形成半導體元件的方法的流程圖。
後文揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可 同樣以相應的方式解釋。
根據一些實施例，形成半導體元件的方法包含：在半導體元件的第一元件區中，在第一鰭狀結構之上形成第一奈米結構(例如，奈米片材或奈米線材)，第一鰭狀結構突出於基材上方；及在半導體元件的第二元件區中，在第二鰭狀結構之上形成第二奈米結構，第二鰭狀結構突出於基材上方；其中第一奈米結構及第二奈米結構包括第一半導體材料並平行於基材的主要上表面延伸。該方法進一步包含：在第一奈米結構周圍及第二奈米結構周圍形成界面層(例如，閘極氧化物層)；在第一元件區而非第二元件區中形成圖案化的硬質遮罩層；進行氧化製程以增加第二元件區中之界面層的第一厚度。歸因於圖案化的硬質遮罩層屏蔽第一元件區免受氧化製程的影響，第一元件區中之界面層的第二厚度藉由氧化製程保持不變，或以比第二元件區中之界面層的第一厚度更少的量增加。所揭露的實施例允許在不同的元件區(例如，邏輯元件區及I/O元件區)中待形成具有不同厚度之閘極氧化物層，以實現不同的性能目標，諸如洩漏電流及功耗。
第1圖為根據本揭露的一些實施例，以三維視圖例示之奈米結構場效電晶體(nanostructure field-effect transistor；NSFET)元件的範例。NSFET元件包括突出於基材50上方之半導體鰭狀結構(亦稱作鰭狀結構)，其中每個半導體鰭狀結構包含半導體鰭狀結構90(亦稱作鰭狀結構)及覆壓半導體鰭狀結構90 之奈米結構54。將閘極電極130(例如，金屬閘極)設置在鰭狀結構之上，且在閘極電極130的相對側上形成源極/汲極區112。在半導體鰭狀結構90之上並在源極/汲極區112間設置奈米結構54。在鰭狀結構的相對側上形成隔離區96。在奈米結構54周圍形成閘極介電層122。閘極電極130在閘極介電層122之上及周圍。
第1圖進一步例示在後文圖示中所使用之參考橫截面。橫截面A-A'沿著閘極電極130的縱軸並在，舉例而言，垂直於NSFET元件的磊晶源極/汲極區112間之電流方向之方向上。橫截面B-B垂直於橫截面A-A，且沿著半導體鰭狀結構90的縱軸並，舉例而言，在NSFET元件的源極/汲極區112間之電流流動的方向。橫截面C-C平行於橫截面B-B，並在二個相鄰的鰭狀結構間。橫截面D-D平行於橫截面A-A，並延伸通過NSFET元件的源極/汲極區112。為清楚起見，後續圖示指代此等參考橫截面。
第2圖、3A、3B、4A、4B、5A至5C、6A至6C、7A至7C、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、及18B為根據本揭露的一些實施例，在各種製造階段之奈米結構場效應電晶體元件的截面視圖。
在第2圖中，提供基材50。基材50可為半導體基材，諸如塊狀半導體、絕緣體上半導體 (semiconductor-on-insulator；SOI)、或類似者，此半導體基材可為已(例如，採用p型或n型摻雜劑)摻雜或無摻雜。基材50可為晶圓，諸如矽晶圓。通常而言，SOI基材為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入的氧化物(buried oxide；BOX)層、氧化矽層、或類似者。將絕緣體層提供至通常為矽或玻璃基材之基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體，；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP之合金半導體；或其等的組合。
在基材50上形成多層堆疊64。多層堆疊64包含第一半導體材料52及第二半導體材料54的交替層。在第2圖中，將藉由第一半導體材料52所形成之層標記成52A、52B、及52C，且將藉由第二半導體材料54所形成之層被標記成54A、54B、及54C。第2圖中所例示之第一材料及半導體材料所形成之層數僅為非限制性範例。其他數量的層亦為可能的，並完全意圖被包含在本揭露內容的範圍之中。
在一些實施例中，第一半導體材料52為適用於形成p型FET的通道區之磊晶材料，諸如矽鍺(SixGe1-x，其中x在0-1的範圍內)，及第二半導體材料54為適用於形成諸如矽的n型FET的通道區之磊晶材料。將圖案化多 層堆疊64(亦可稱作磊晶材料堆疊)以在後續處理中形成NSFET的通道區。特別地，將圖案化及蝕刻多層堆疊64以形成水平奈米結構(例如，奈米片材或奈米線材)，且所得的NSFET的通道區包含多個水平奈米結構。
可藉由可在成長腔室中進行之磊晶成長製程，形成多層堆疊64。在一些實施例中，在磊晶成長製程期間，生成長腔室循環地暴露於第一組前驅物以選擇性地成長第一半導體材料52，且接著暴露於第二組前驅物以選擇性地成長第二半導體材料54。第一組前驅物包含用於第一半導體材料(例如，矽鍺)之前驅物，第二組前驅物包含用於第二半導體材料(例如，矽)之前驅物。在一些實施例中，第一組前驅物包含矽前驅物(例如，矽烷)及鍺前驅物(例如，鍺烷)，且第二組前驅物包含矽前驅物但省略鍺前驅物。因此，磊晶生長製程可包含連續地使矽前驅物的流動朝向成長腔室，接著循環地進行：(1)當成長第一半導體材料52時，使鍺前驅的流動朝向成長腔室；(2)當成長第二半導體材料54時，禁止鍺前驅物的流動朝向成長腔室。可重複週期性曝光直到形成目標數量的層為止。
如第2圖中所例示，基材50具有在NSFET元件100的第一元件區200中之第一部分，並具有在NSFET元件100的第二元件區300中之第二部分。在一些實施例中，在第一元件區200及第二元件區300中所形成之半導體元件(例如，電晶體)為相同類型(例如，p型元件或n型元件)，但為了實現不同的性能規格，電晶體的閘極氧化物 具有不同的厚度。舉例而言，第一元件區200可為邏輯元件區，第二元件區300可為輸入/輸出(I/O)元件區，其中在I/O元件區中所形成之元件(例如，電晶體)具有比在邏輯元件區中所形成之元件更厚之閘極氧化物120(例如，參見第17B圖)及更低的洩漏電流。作為另一範例，第一元件區200及第二元件區300二者均被用於形成邏輯元件，但在第二元件區300中所形成之邏輯元件具有較厚的閘極氧化物120，以實現較低的洩漏電流及較低的功耗。本揭露內容揭露各種方法，以調變，例如，改變NSFET元件100的不同元件區，例如，第一元件區200及第二元件區300中之閘極氧化物的厚度。
第3A、3B、4A、4B、5A至5C、6A至6C、7A至7C、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、及18B圖為根據本揭露的一些實施例，在後續製造階段之NSFET元件100的截面視圖。第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、及18A圖為沿著第1圖中之橫截面B-B之截面視圖。第3B、4B、5C、6C、7C、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、及18B圖為沿著第1圖中之橫截面A-A之截面視圖。第5B、6B、及7B圖為沿著第1圖中之橫截面D-D之截面視圖。圖中所例示之鰭狀結構的數量及閘極結構的數量為非限制性範例，應當理解，亦可形成其他數 量的鰭狀結構及其他數量的閘極結構。在本文的整個論述中，具有相同數字但不同字母的圖(例如，第10A圖及10B圖)圖示在相同處理階段但沿著不同橫截面之NSFET元件的截面視圖。
注意到，為簡單起見，在後續的一些附圖中，當第一元件區200及第二元件區300二者的處理相同時，在不指定元件區(例如，第一元件區200及第二元件區300)的情況下，可例示橫截面視圖(例如，第3A、3B、4A、4B、5A至5C、6A至6C、7A至7C、8A、8B)。此外，第9A、10A、11A、12A、13A、14A、15A、16A、17A、及18A圖為在沿著第一元件區200中之鰭狀結構的截面BB的截面視圖中，沿著在第二元件區300中之鰭狀結構的對應橫截面B-B之截面視圖相同或類似，差異(若有的話)在於在本揭露內容中所描述之第一元件區200與第二元件區300間。
現在參照第3A及3B圖，將鰭狀結構91形成為突出於基材50上方。每個鰭狀結構91包含鰭狀結構90及覆壓鰭狀結構90之堆疊層92。可藉由在多層堆疊64及基材50中分別蝕刻溝槽，形成層堆疊92及鰭狀結構90。可藉由相同的蝕刻製程，形成層堆疊92及鰭狀結構90。
可藉由任何合適的方法圖案化鰭狀結構91。舉例而言，可使用一個或更多個光微影製程，包含雙圖案化或多圖案化製程，以圖案化鰭狀結構91。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許 待進行之圖案化具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，接著將其餘的間隔件用於圖案化鰭狀結構91。
在一些實施例中，將其餘的間隔件使用於圖案化遮罩94，接著將遮罩使用於圖案化鰭狀結構91。遮罩94可為單一層遮罩，或可為多層遮罩，諸如包含第一遮罩層94A及第二遮罩層94B之多層遮罩。第一遮罩層94A及第二遮罩層94B可各自由諸如氧化矽、氮化矽、其等的組合、或類似物等之介電材料所形成，並可根據合適的技術沉積或熱成長第一遮罩層及第二遮罩層。第一遮罩層94A及第二遮罩層94B為具有高蝕刻選擇性之不同材料。舉例而言，第一遮罩層94A可為氧化矽、且第二遮罩層94B可為氮化矽。可藉由使用任何可接受的蝕刻製程圖案化第一遮罩層94A及第二遮罩層94B，形成遮罩94。接著可將遮罩94用作蝕刻遮罩以蝕刻基材50及多層堆疊64。蝕刻製程可為任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch；RIE)、中子束蝕刻(neutral beam etch；NBE)、類似製程、或其等的組合。在一些實施例中，蝕刻為各向異性蝕刻製程。在蝕刻製程之後，圖案化的多層堆疊64形成層堆疊92，且圖案化的基材50形成鰭狀結構90，如第3A圖及3B所例示。因而，在所例示 的實施例中，層堆疊92亦包含第一半導體材料52及第二半導體材料54的交替層，且鰭狀結構90是由與基材50相同的材料(例如，矽)所形成。
接下來，在第4A及4B圖中，在基材50之上及鰭狀結構91的相對兩側形成淺溝槽隔離(shallow trench isolation；STI)區96。作為用以形成STI區96之範例，可在基材50之上形成絕緣材料。絕緣材料可為氧化物(諸如，氧化矽)、氮化物、類似者、或其等的組合，並可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、可流動CVD(flowable CVD；FCVD)(例如，在遠程電漿系統中之基於CVD的材料沉積及後固化以使其轉換成另一種材料，諸如氧化物)、類似材料、或其等的組合，所形成。可使用藉由任何可接受的製程所形成之其他絕緣材料。在所例示的實施例中，絕緣材料是藉由FCVD製程所形成之氧化矽。在形成絕緣材料之後，可進行退火製程。
在一些實施例中，將絕緣材料形成為使得多餘的絕緣材料覆蓋鰭狀結構91。在一些實施例中，首先沿著基材50及鰭狀結構91的表面形成襯裡，並在襯裡之上形成諸如前文所論述之填充材料。在一些實施例中，省略襯裡。
接下來，將絕緣材料應用於去除製程以去除在鰭狀結構91之上之多餘絕緣材料。在一些實施例中，可利用諸如化學機械拋光(chemical mechanical polish；CMP)、回蝕製程、其等的組合、或類似者之平坦化製程平 坦化製程暴露層堆疊92，使得層堆疊92及絕緣材料的頂部表面在完成平坦化製程之後為齊平。接下來，使絕緣材料凹陷以形成STI區96。使絕緣材料凹陷，使得堆疊層92從相鄰的STI區96間突出。鰭狀結構90的頂部部分亦可從相鄰的STI區96間突出。進一步地，STI區96的頂部表面可具有如所例示之平坦表面、凸起狀表面、凹入狀表面(諸如凹碟狀)、或其等的組合。可藉由適當的蝕刻將STI區96的頂部表面形成平坦、凸起狀、及/或凹入狀。可使用可接受的蝕刻製程，諸如對絕緣材料(例如，以比鰭狀結構90及層堆疊92的材料更快的速率，蝕刻絕緣材料的材料)的材料具有選擇性之一個製程，使STI區96凹陷。舉例而言，可使用諸如稀釋的氫氟酸(dilute hydrofluoric；dHF)之合適的蝕刻劑去除化學氧化物。
仍參照第4A及4B圖，在層堆疊92之上及STI區96之上形成虛設閘極介電質97。虛設閘極介電質97可為，舉例而言，氧化矽、氮化矽、其等的組合、或類似物，且可根據可接受的技術，以沉積或熱成長虛設閘極介電質97。在一些實施例中，在層堆疊92之上及STI區96的上表面之上似型地形成矽層，並進行熱氧化製程以將沉積的矽層轉換成氧化物層作為虛設閘極介電質97。
接下來，在第5A至5C圖中，在鰭狀結構91之上形成虛設閘極102。為了形成虛設閘極102，可在虛設閘極介電質97之上形成虛設閘極層。可在虛設閘極介電質97之上沉積虛設閘極層，且接著，諸如藉由CMP，平坦 化虛設閘極層。虛設閘極層可為導電材料，並可選自包含非晶矽、多晶矽(polysilicon)、多晶體矽鍺(poly-SiGe)、或類似物之群組。可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或此項領域所習知及使用之其他技術，沉積虛設閘極層。虛設閘極層可由相對於隔離區96的蝕刻製程具有高蝕刻選擇性之其他材料所製成。
接著在虛設閘極層之上形成遮罩104。可由氮化矽、氧氮化矽、其等的組合、或類似者形成遮罩104，並可使用可接受的光微影及蝕刻技術圖案化遮罩。在所例示的實施例中，遮罩104包含第一遮罩層104A(例如，氧化矽層)及第二遮罩層104B(例如，氮化矽層)。接著，藉由可接受的蝕刻技術將遮罩104的圖案轉移至虛設閘極層以形成虛設閘極102，且接著藉由可接受的蝕刻技術將遮罩的圖案轉移至虛設介電以形成虛設閘極介電質97。虛設閘極102覆蓋層堆疊92的對應通道區。可將遮罩104的圖案化用於使每個虛設閘極102與毗鄰的虛設閘極實體地分離。虛設閘極102亦可具有大致上垂直於鰭狀結構91的長度方向之長度方向。在一些實施例中，將虛設閘極102及虛設閘極介電質97統稱作虛設閘極結構。
接下來，藉由在層堆疊92、STI區96、及虛設閘極102之上似型地沉積絕緣材料，形成閘極間隔層108。絕緣材料可為氮化矽、碳氮化矽、其等的組合、或類似物。在一些實施例中，閘極間隔層108包含多個子層。舉例而言，可藉由熱氧化或沉積，形成第一子層(有時稱作閘極密 封間隔件層)，並可在第一子層上似型地沉積第二子層(有時稱作主閘極間隔層)。
第5B及5C圖分別例示沿著第5A圖中之橫截面E-E及F-F之第5A圖中之NSFET元件100的截面視圖。橫截面E-E及F-F分別對應至第1圖中之橫截面D-D及A-A。
接下來，在第6A至6C圖中，藉由各向異性蝕刻製程，蝕刻閘極間隔層108以形成閘極間隔件108。各向異性蝕刻製程可去除閘極間隔層108的水平部分(例如，STI區96及虛設閘極102之上的部分)，而閘極間隔層108的其餘垂直部分(例如，沿著虛設閘極102及虛設閘極介電質97的側壁)形成閘極間隔件108。
第6B及6C圖分別例示沿著橫截面E-E及F-F之第6A圖中之NSFET元件100的截面視圖。在第6B圖中，例示閘極間隔層108的部分保留在STI區96的上表面上的相鄰鰭狀結構90間。可留下閘極間隔層108的那些部分，此乃因，由於相鄰鰭狀結構90間之較小距離，前文所論述之各向異性蝕刻製程可能並未完全地去除被設置在相鄰鰭狀結構間之閘極間隔層108。在其他實施例中，藉由各向異性蝕刻製程，可完全地去除被設置在相鄰鰭狀結構90間之STI區96的上表面上之閘極間隔層108的部分，以形成閘極間隔層108。
在閘極間隔件108的形成之後，可進行用於輕摻雜的源極/汲極(lightly doped source/drain；LDD) 區(未圖示)之植入。可將適當類型的(例如，p型或n型)雜質植入暴露的層堆疊92及/或鰭狀結構90中。n型雜質可為任何合適的n型雜質，諸如磷、砷、銻、或類似物，且p型雜質可為任何合適的p型雜質，諸如硼、BF2、銦、或類似物。輕度摻雜源極/汲極區可具有自約1x1015cm-3至約1x1016cm-3之濃度的雜質。可將退火製程用於活化植入的雜質。
接下來，在堆疊層92中形成開口110(亦可稱作凹陷)。開口110可延伸通過層堆疊92並進入鰭狀結構90中。可藉由任何可接受的蝕刻技術，例如，使用虛設閘極102，形成開口110作為蝕刻遮罩。
在形成開口110之後，進行選擇性蝕刻製程以在大致上不侵蝕第二半導體材料54的情況下，使藉由開口110所暴露之第一半導體材料52的端部分凹陷。在選擇性蝕刻製程之後，在第一半導體材料52中形成凹陷，使得第一半導體材料52的側壁從第二半導體材料54的對應側壁凹陷。因而，第一半導體材料52中之凹陷亦被稱作側壁凹陷。
接下來，在開口110中(例如，似型地)形成內部間隔件層。內部間隔件層亦填充藉由先前的選擇性蝕刻製程所形成之第一半導體材料52中之側壁凹陷。內部間隔件層可為藉由，諸如PVD、CVD、ALD、或類似物之合適的沉積方法所形成之合適的介電材料，諸如氮化矽碳(SiCN)、碳氮氧化矽(SiOCN)、或類似物。接下來，進 行蝕刻製程，諸如各向異性蝕刻製程，以去除被設置在第一半導體材料52中之側壁凹陷外側之內部間隔件層的部分。內部間隔件層的其餘部分(例如，被設置在第一半導體材料52中之側壁凹陷內部的部分)形成內部間隔件55。第6B及6C圖分別例示沿著第6A圖中之橫截面E-E及F-F之第6A圖中之NSFET元件100的截面視圖。
接下來，在第7A至7C圖中，在開口110中形成源極/汲極區112。在所例示的實施例中，源極/汲極區112為由磊晶材料形成，因而，亦可被稱作磊晶源極/汲極區112。在一些實施例中，在開口110中形成磊晶源極/汲極區112，以在所形成之NSFET元件的對應通道區中施加應力，從而改善性能。形成磊晶源極/汲極區112，使得每個虛設閘極102被設置在磊晶源極/汲極區112的對應相鄰對間。在一些實施例中，將閘極間隔件108使用於使磊晶源極/汲極區112以適當的橫向距離與虛設閘極102分離，以便磊晶源極/汲極區112不致與隨後所形成的NSFET元件的閘極短路。
在開口110中磊晶地成長磊晶源極/汲極區112。磊晶源極/汲極區112可包含任何可接受的，諸如適用於n型或p型元件，材料。舉例而言，當形成n型元件時，磊晶源極/汲極區112可包含在通道區中施加拉伸應變之材料，諸如矽、SiC、SiCP、SiP、或類似物。同樣，當形成p型元件時，磊晶源極/汲極區112可包含在通道區中施加壓縮應變之材料，諸如SiGe、SiGeB、Ge、GeSn、 或類似物。磊晶源極/汲極區112可具有從鰭狀結構的對應外表面凸起之表面且可具有刻面。
類似於先前所論述用於形成輕度摻雜源極/汲極區之製程，可採用摻雜劑植入磊晶源極/汲極區112及/或鰭狀結構，隨後進行退火。源極/汲極區可具有在約1x1019cm-3及約1x1021cm-3間的雜質濃度。用於源極/汲極區之n型及/或p型雜質可為先前所論述之任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區112。
由於被使用於在形成磊晶源極/汲極區112之磊晶術製程，磊晶源極/汲極區112的上表面具有刻面，此等刻面橫向地向外擴展超過鰭狀結構90的側壁。在所例示的實施例中，在磊晶術製程完成之後竹，毗鄰的磊晶源極/汲極區112保持分離(見第7B圖)。在其他實施例中，此等刻面致使同一NSFET的毗鄰的磊晶源極/汲極區112合併。
接下來，在源極/汲極區112之上及虛設閘極102之上(例如，似型地)形成觸點蝕刻停止層(contact etch stop layer；CESL)116，接著在CESL 116之上沉積第一層間介電(inter-layer dielectric；ILD)114。CESL 116是由具有與第一ILD 114不同的蝕刻速率之材料所形成，並可藉由使用PECVD之氮化矽所形成，儘管可使用其他介電材料，諸如氧化矽、氧氮化矽、其等的組合，及替代方式、及形成CESL 116之可替代地技術，諸如低壓CVD(LPCVD)、PVD、或類似物。
可由介電材料形成第一ILD 114，並可藉由任何合適的方法，諸如CVD、電漿加強CVD(PECVD)、或FCVD，沉積第一ILD。用於第一ILD 114之介電材料可包含氧化矽、磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、摻硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽酸鹽玻璃(undoped silicate glass；USG)、或類似物。可使用藉由任何可接受的製程所形成之其他絕緣材料。第7B及7C圖例示第7A圖的NSFET元件100的截面視圖，但分別沿著第7A圖中之橫截面E-E及F-F。
接下來，在第8A及8B圖中，去除虛設閘極102。為了去除虛設柵極102，進行諸如CMP之平坦化製程以使第一ILD 114及CESL 116的頂部表面與虛設閘極102及閘極間隔件108的頂部表面齊平。平坦化製程亦可去除虛設閘極102上之遮罩104(見第7A圖)，並沿著遮罩104的側壁去除部分的閘極間隔件108及部分的CESL 116。在平坦化製程之後，虛設閘極102、閘極間隔件108、CESL 116、及第一ILD 114的頂部表面為水平的。據此，通過第一ILD 114暴露虛設閘極102的頂部表面。
接下來，在蝕刻步驟中去除虛設閘極102，以便形成凹陷103(亦稱作閘極溝槽)。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛設閘極102。舉例而言，蝕刻製程可包含使用反應氣體(等)之乾式蝕刻製程，此反應 氣體以在未蝕刻第一ILD 114或閘極間隔件108的情況下選擇性地蝕刻虛設閘極102。每個凹陷103暴露NSFET的通道區。將每個通道區設置在磊晶源極/汲極區112的相鄰對間。在虛設閘極102的去除期間，當蝕刻虛設閘極102時，可將虛設閘極介電質97用作蝕刻停止層。在虛設閘極102的去除製程之後，可接著去除虛設閘極介電質97。可進行，諸如各向同性蝕刻製程之蝕刻製程以去除虛設閘極介電質97。在一些實施例中，進行使用包括HF及NH3之蝕刻氣體之各向同性蝕刻製程以去除虛設閘極介電質97。第8B圖例示沿著橫截面F-F之第8A圖的NSFET元件100的截面視圖。
接下來，在第9A及9B圖中，去除第一半導體材料52以釋放第二半導體材料54。在去除第一半導體材料52之後，第二半導體材料54形成水平(例如，平行於基材50的主要上表面50U)延伸之複數個奈米結構54。可將奈米結構54統稱作所形成之NSFET元件100的通道區93或通道層93。如第9A圖中所例示，藉由第一半導體材料52的去除，在奈米結構54間形成間隙53(例如，空的間隔件)。亦在最下面的奈米結構54與鰭狀結構90的頂部表面間形成間隙53。在一些實施例中，取決於，例如，奈米結構54的尺寸(例如，大小及/或長寬比)，奈米結構54為奈米片材或奈米線材。
在一些實施例中，藉由使用相對於第一半導體材料52具有選擇性(例如，具有更高的蝕刻速率)之蝕刻劑之選 擇性蝕刻製程，去除第一半導體材料52，使得在大致上不侵蝕第二半導體材料54的情況下去除第一半導體材料52。在一些實施例中，進行各向同性蝕刻製程以去除第一半導體材料52。使用蝕刻氣體，及備選地使用裝載氣體進行各向同性蝕刻製程，其中蝕刻氣體包括F2及HF，且裝載氣體可為諸如Ar、He、N2、其等的組合、或類似物之惰性氣體。各向同性蝕刻製程可包含用以去除第一半導體材料52之第一步驟，及在第一步驟之後用以重新成形奈米結構54的輪廓之第二步驟。
第9A圖例示沿著鰭狀結構90的縱軸(例如，沿著鰭狀結構中之電流流動方向)之NSFET元件100的截面視圖，及第9B圖例示沿著橫截面F-F之NSFET元件100的橫截面視圖，此橫截面F-F為沿著垂直於鰭90的縱軸並橫跨奈米結構54的中間部分之方向的橫截面。注意，第9B圖例示第一元件區200(例如，邏輯元件區)及第二元件區300(例如，I/O元件區)。如第9B圖中所例示，每個元件區(例如，第一元件區200及第二元件區300)具有複數個鰭狀結構90，且每個鰭狀結構90具有覆壓(例如在鰭狀結構90之上並與其垂直地對齊)之複數個奈米結構54。第一元件區200及第二元件區300可彼此直接毗鄰，或可彼此分離，如第9B圖中之分隔件121所圖示。
如第9A圖中所例示，在形成奈米結構54之後，在沿著鰭狀結構90之縱軸的橫截面中，每個奈米結構54具有啞鈴形狀，其中奈米結構54的端部部分(例如，物理 接觸源極/汲極區112之部分)具有(沿著第9A圖的垂直方向所量測之)高度TE，此高度大於奈米結構54的中間部分(例如，端部部分間之中間部分)的高度T。奈米結構54的高度TE與高度T間之差異可稱作奈米結構54的片材高度間隙。
在一些實施例中，將多層堆疊64(見第2圖)中之第二半導體材料層54形成為具有大致上相同的厚度，因此，在第9A及9B圖的處理階段處，第一元件區200及第二元件區300中之所有奈米結構54具有大致上相同的形狀及尺寸(例如，TE，T)。在第9A及9B圖的範例中，將每個奈米結構54的中間部分的上表面及下表面例示成水平表面(例如，平坦表面)。當然，此僅為非限制性範例。 在一些實施例中，每個奈米結構54的中間部分的上表面及下表面為彎曲的，諸如朝向奈米結構54的水平中心軸彎曲。 此外，在第9B圖的橫截面中，每個奈米結構54具有體育場形狀(亦可稱作跑道形狀、不規則矩形形狀、橢圓形狀、或香腸體形狀)。在第9B圖的橫截面中，每個奈米結構54的角落為圓形的(例如，彎曲的)。在一些實施例中，在第9A及9B圖的處理階段處，高度T在約3奈米至約20奈米間，高度TE在約3奈米至約35奈米間，且TE與T間之差異(例如，片材高度間隙)在約0奈米至約15奈米間。
隨著特徵大小在先進處理節點中繼續縮小，毗鄰奈米結構54間之距離可能變得如此之小，以致於在後續的處理中可能難以在奈米結構54周圍形成層(例如，閘極介電 層)。藉由形成啞鈴形狀的奈米結構54，增加毗鄰奈米結構54間之距離，因此而使得更易於在奈米結構54周圍形成，例如，閘極介電層122(見第11A及11B圖)。此外，由於減少形成NSFET元件100的通道區93的奈米結構54的高度T，可藉由在後續處理中所形成之金屬閘極上施加閘極控制電壓，更易於控制(例如，導通或截止)NSFET元件100。
接下來，在第10A及10B圖中，在奈米結構54的表面上形成界面層120，藉由間隙53及凹陷103暴露此界面層。亦可在藉由間隙53所暴露之鰭狀結構90的表面上形成界面層120。在一些實施例中，界面層120為介電材料，且特別地，為藉由氧化奈米結構54(或鰭狀結構90)的外部部分(例如，表面部分)所形成之氧化物層，因此亦可稱作閘極氧化物層、界面介電材料、或介電層。換言之，在一些實施例中，界面層120為第二半導體材料54的氧化物。注意，在所例示的實施例中，鰭狀結構90及第二半導體材料54包括相同的材料(例如，矽)，儘管在其他實施例中鰭狀結構90及第二半導體材料54可包括不同的材料。界面層120(例如，氧化物層)可為氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽鍺(SizGe(1-z)OxNy)、或類似物等。
在一些實施例中，為了形成界面層120，通過進行使用諸如SPM(H2SO4及H2O2的混合物)、SC1(NH4OH及H2O2的混合物)或臭氧去離子水(O3及 去離子水的混合物)之化學氧化之濕式蝕刻製程以氧化奈米結構54及鰭狀結構90的外部部分。在另一實施例中，為了形成界面層120，藉由在含氧氣體源中處理(例如，浸泡)奈米結構54及鰭狀結構90，進行熱氧化，其中含氧氣體源包含，作為範例，N2O、O2、N2O、及H2的混合物、或O2及H2的混合物。熱氧化可在約500℃至約1000℃間之溫度下進行。注意，在所例示的實施例中，藉由將奈米結構54及鰭狀結構90的外部部分轉換(例如，氧化)成為氧化物，形成界面層120，且因而，在奈米結構54及鰭狀結構90的暴露表面上選擇性地形成，且並未在其他表面(諸如內部間隔件55及閘極間隔件108的側壁)之上形成界面層120。
在一些實施例中，在第10A及10B圖的處理階段處，奈米結構54周圍之界面層120為似型的，並在第一元件區200及第二元件區300二者中具有大致上相同的均勻厚度。舉例而言，在第10B圖中，界面層120的頂部120T(例如，奈米結構54的頂部表面上之部分)、界面層120的底部部分120L(例如，奈米結構54的底部表面之部分)、及側壁部分120S(例如，奈米結構54的側壁之部分)具有大致上相同的厚度，其中此厚度為沿著垂直於奈米結構54的外部表面之方向上之量測位置處所量測。
接下來，在第11A及11B圖中，沿著閘極間隔件108的側壁及沿著第一ILD 114的上表面在界面層120上(例如，奈米結構54周圍)(例如，似型地)形成閘極介電 層122。根據一些實施例中，閘極介電層122包括氧化矽、氮化矽、或其等的多層。在範例實施例中，閘極介電層122包含高k值介電材料，且在此等實施例中，閘極介電層122可具有大於約7.0之k值，且可包含金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛的矽酸鹽、及其等的組合。舉例而言，高k值介電材料可為藉由La(La：HfZrO)所摻雜之HfO2、ZrO2、HfZrO、HfTiO、HfLaO、HfAlO、HfZrO、藉由Al所摻雜之HfZrO(Al：HfZrO)、或藉由Ti所摻雜之HfZrO(Ti：HfZrO)。閘極介電層122的厚度可在約8埃及約50埃間。閘極介電層122的形成方法可包含分子束沉積(MBD)、ALD、PECVD、及類似方法。在一些實施例中，藉由ALD在約200℃至約400℃間之溫度下，形成閘極介電層122。
接下來，在第12A及12B圖中，在閘極介電層122上(例如，似型地)形成備選的種子層124。在一些實施例中，種子層124為介電膜或金屬膜(例如，含金屬的膜)。在一些實施例中，種子層124的介電膜是由SiO2，高k值介電材料，諸如TiO2、Al2O3、La2O3、Ga2O3、In2O3、ZnO、Nb2O5、MgO、或Ta2O5、或類似物，所形成。在一些實施例中，由TiN、TiSiN、AlN、TiAlN、TaN、或類似物形成種子層124的金屬膜。可藉由，例如，ALD或CVD，形成種子層124。種子層124的厚度可在約0埃與約30埃間。在一些實施例中，省略種子層124。在一些實施例中，種子層124有助於在後續的氧化製程期 間，例如，在奈米結構54的上表面處調變氧化行為並控制界面層120的厚度。此外，在後續的氧化製程期間，種子層124可在不同的垂直水平上改善界面層120的厚度均勻性。
接下來，在第13A及13B圖中，在種子層124上形成第一硬質遮罩層126，或者若省略種子層124，則在閘極介電層122上形成第一硬質遮罩層126。隨後將第一硬質遮罩層126圖案化以形成圖案化的硬質遮罩層，以屏蔽第一元件區200免受到後續氧化製程的影響。可藉由介電材料、金屬材料、或矽形成第一硬質遮罩層126。用於第一硬質遮罩層126之介電材料的範例包含TiO2、Al2O3、La2O3、Ga2O3、In2O3、ZnO、Nb2O5、MgO、及Ta2O5。用於第一硬質遮罩層126之範例金屬材料包含TiN、TiSiN、AlN、及TiAlN。在一些實施例中，由與種子層124相同的材料形成第一硬質遮罩層126。在其他實施例中，由與種子層124不同的材料形成第一硬質遮罩層126。可藉由，例如，ALD、或CVD形成第一硬質遮罩層126。在第13A圖及13B圖的範例中，第一硬質遮罩層126填充(例如，完全填充)間隙53(見第12A圖及12B圖)，並鋪襯凹陷103的側壁及底部線。第一硬質遮罩層126的厚度可為約5埃或更大。第一硬質遮罩層126的厚度的上限可取決於，例如，凹陷103的寬度。
接下來，在第14A及14B圖中，形成圖案化的遮罩層127以覆蓋第一元件區200並暴露第二元件區300。 在一些實施例中，藉由在第一元件區200及第二元件區300之上形成光抗蝕劑層，形成圖案化的遮罩層127。接著，圖案化光抗蝕劑層，使得將被設置在第二元件區300之上之部分的光抗蝕劑層去除。如第14B圖中所例示，藉由圖案化的遮罩層127，暴露第二元件區300中之第一硬質遮罩層126，且藉由圖案化的遮罩層127，覆蓋第一元件區200中之第一硬質遮罩層126。注意，第14A圖例示在第一元件區200中沿著鰭狀結構90之縱軸的橫截面，因此圖案化的遮罩層127覆蓋第一硬質遮罩層126。儘管未圖示，但熟習此項技術者將輕易地理解，沿著第二元件區300中之鰭狀結構90之縱軸的橫截面類似於第14A圖，但並不具有圖案化的遮罩層127。
接下來，在第15A及15B圖中，去除第二元件區300中之第一硬質遮罩層126。如第15B圖中所例示，可進行合適的蝕刻製程以去除第二元件區300中之暴露的第一硬質遮罩層126，同時圖案化的遮罩層127屏蔽(例如，保護)第一元件區200免受蝕刻製程的影響。蝕刻製程可使用對第一硬質遮罩層126的材料具有選擇性(例如，具有較高的蝕刻速率)之蝕刻劑。在去除第一硬質遮罩層126之後，可藉由合適的製程，諸如灰化，去除圖案化的遮罩層127(例如，圖案化的光抗蝕劑層)。注意，由於第二元件區300中之第一硬質遮罩層126的去除，在例如，毗鄰的奈米結構54間存在間隙53。
接下來，在第16A及16B圖中，在第一元件區 200中之第一硬質遮罩層126上形成備選的第二硬質遮罩層128，並在第二元件區300中之種子層124上(或若省略種子層124，則在閘極介電層122上)形成備選的第二硬質遮罩層128。第二硬質遮罩層128可由介電材料、金屬材料、或矽所形成。可使用與第一硬質遮罩層126相同或類似的形成方法由與第一硬質遮罩層126相同或類似的材料形成第二硬質遮罩層128，因此不再重複細節。第二硬質遮罩層128的厚度可在約0埃與約50埃間。在一些實施例中，可省略第二硬質遮罩層128。
在第16A及16B圖所例示的實施例中，在第一元件區200中，第一硬質遮罩層126完全填充奈米結構54間及最下面的奈米結構54與鰭狀結構90間之間隙。因而，第二硬質遮罩層128沿著第一硬質遮罩層126的外部表面在奈米結構54周圍延伸。在第二元件區300中，若未形成種子層124，則第二硬質遮罩層128沿著種子層124的外部表面或沿著閘極介電層122的外部表面延伸。值得注意的是，在第16B圖的截面視圖中，第二元件區300中之第二硬質遮罩層128完全(例如，以完整的圓形)包圍每個奈米結構54，並延伸至間隙53中。
接下來，進行氧化製程129以增加在奈米結構54周圍之界面層120(例如，閘極氧化物層)的厚度。歸因於第一元件區200及第二元件區300具有不同數量的硬質遮罩層(此硬質遮罩層減少奈米結構54/界面層120上之氧化製程的影響)，在第一元件區200及第二元件區300中， 氧化製程對界面層120的影響為不同，這獲致在第一元件區200及第二元件區300中界面層120的不同厚度。在下方論述細節。
在一些實施例中，氧化製程為藉由使用含氧氣體源的電處理NSFET元件100(例如，奈米結構54)，所進行之電漿製程(亦稱作電漿氧化製程)。含氧氣體源可為，例如，氧氣(O2)、一氧化二氮氣體(N2O)、一氧化二氮氣體(N2O及氮氣的混合物(N2)、氧氣(O2)及氮氣(N2)的混合物、氧氣(N2)及惰性氣體的混合物、或一氧化二氮氣體(N2O)及惰性氣體的混合物，其中惰性氣體可為，例如，氬氣(Ar)或氦氣(He)。可藉由，例如，電容地耦合電漿(capacitively coupled plasma；CCP)系統或電感地耦合電漿(inductive coupled plasma；ICP)系統將含氧氣體源點燃成電漿，且接著藉由電漿處理奈米結構54。在一些實施例中，電漿製程的壓力在約1mTorr至約10Torr間，且電漿製程的溫度在室溫至約500℃間。在一些實施例中，電漿製程的持續時間由界面層120的要求(例如，厚度)所決定(例如，調整)。
在一些實施例中，氧化製程係藉由將NSFET元件100(例如，奈米結構54)浸泡在含氧氣體源中所進行之熱處理(亦稱作熱氧化製程)。在範例實施例中，含氧氣體源為臭氧(O3)氣體，且將臭氧氣體供應成與NSFET元件100接觸以供熱氧化製程。在一些實施例中，熱氧化製程的溫度在室溫至約500℃間。在一些實施例中，電漿製程 的持續時間由界面層120的要求(例如，厚度)所決定(例如，調整)。
氧化製程的氧化劑(例如，含氧氣體源的電漿或含氧氣體源)穿透或擴散通過在第二元件區300中奈米結構54周圍之層(例如，128、124、122、120)，並將奈米結構54的外部部分轉換(例如，氧化)成奈米結構54的材料的氧化物，從而增加第二元件區300中之界面層120的厚度。由於將第二元件區300中之奈米結構54的外部部分轉換成氧化物，因此減少第二元件區300中之奈米結構54的高度(例如，奈米結構54的半導體材料的其餘未氧化部分)的高度，在下方參考第17B圖論述其細節。
注意，與第二元件區300中之奈米結構54相比，第一元件區200中之奈米結構54被更多(例如，更厚)的硬質遮罩層(例如，126及128)屏蔽(覆蓋)，且因而，氧化製程的氧化劑可能並未達到第一元件區200中之奈米結構54，或可能藉由硬質遮罩層部分地阻擋。結果為，在氧化製程之前及之後，在第一元件區200中之奈米結構54周圍之界面層120的厚度可保持不變，或可以比第二元件區300中之界面層120的厚度更少的量增加。針對其中省略第二硬質遮罩層128的實施例而言，在第一元件區200及第二元件區300中之界面層120上之氧化製程的不同影響與前文所論述者類似，因此不再重複。在後續的論述中，第一元件區200中之界面層120亦可被稱作界面層120A，且第二元件區300中之界面層120亦可被稱作界面層 120B。
接下來，在第17A及17B圖中，在結束氧化製程之後，去除第二硬質遮罩層128、第一硬質遮罩層126、及種子層124，並暴露閘極介電層122。在一些實施例中，可進行一個或更多個蝕刻製程以去除第二硬質遮罩層128、第一硬質遮罩層126、及種子層124。一個或更多個蝕刻製程可為選擇性的，使得在並未侵蝕NSFET元件100的其他材料，諸如奈米結構54的情況下，去除第二硬質遮罩層128、第一硬質遮罩層126、及種子層124。在一些實施例中，使用諸如SC1、SC2(HCl、H2O2、及去離子水的混合物)、或稀釋的氫氟酸(dHF)之合適的蝕刻劑進行蝕刻製程。
在第17B圖中，將鰭狀結構90之上之奈米結構54標記成54A、54B、及54C，以在不同的垂直水平(例如，距基材50的主要上表面50U之不同距離)處區分奈米結構54。如上文所提及，在氧化製程之後，第二元件區300中之奈米結構54的高度減少。第一元件區200中之奈米結構54的高度可保持不變，或可以比第二元件區300中之奈米結構的高度更少的量減少。
在一些實施例中，氧化製程在不同的垂直水平處對界面層120(例如，120A、120B)的厚度具有不同的影響。在一些實施例中，在第二元件區300中之奈米結構54(例如，54A、54B、及54C)周圍之界面層120B的厚度(例如，平均厚度)沿著第17B圖中之垂直方向Z增加，其中 垂直方向Z垂直於基材50的主要上表面50U，並指向遠離基材50的方向。換言之，與更靠近基材50之奈米結構(例如，54A)相比，更遠離基材50之奈米結構(例如，54C(具有更厚的界面層120B。這可能係藉由氧化製程的各向異性所致使。舉例而言，在電漿氧化製程期間，更多的電漿可達到在更高的垂直水平處之奈米結構(例如，54C)。在一些實施例中，在第二元件區300中，在奈米結構(54A、54B、及54C)周圍之界面層120B的厚度在不同的垂直水平處間之差異可在約0埃與約15埃間。
在一些實施例中，由於氧化製程的各向異性，在奈米結構54(例如，54C、54B、或54A)圍繞之界面層120(例如，120A、120B)的厚度可在不同的位置處變化。舉例而言，界面層120B的頂部部分120T(例如，沿著奈米結構54之部分的上表面)可比界面層120B的側壁部分120S(例如，沿著奈米結構之部分的側壁)更厚，且側壁部分120S可比界面層120B的底部部分120L(例如，沿著奈米結構54的下表面的部分)更厚。在一些實施例中，第二元件區300中之相同奈米結構54的頂部部分120T，側壁部分120S、及底部部分120L的厚度間之差異可在約0埃與約15埃間。為此，在本文的論述中，當在第一奈米結構(例如，54C)周圍之界面層120的厚度被稱為比在第二奈米結構(例如，54A)的界面層120周圍之厚度更厚時，這意指在第一奈米結構周圍之界面層120的平均厚度(例如，部分120T、120S、及120L的厚度的平均值)比 在第二奈米結構周圍之界面層120的平均厚度更厚。此外，或替代地，這可意味在第一奈米結構周圍之界面層120的特定部分(例如120T、120S、或120L)比在第二奈米結構周圍之界面層120的相同部分(例如，120T、120S、或120L)更厚。
在一些實施例中，第二元件區300中之奈米結構54的高度(例如，T1、T2、T3)可沿著第17B圖中之垂直方向Z(例如，T1<T2<T3)降低，其中沿著垂直方向Z在奈米結構54(的未氧化部分)的上表面與下表面間量測高度。舉例而言，奈米結構54C的高度T1小於奈米結構54A的高度T3，此乃因將奈米結構54C的更多表面部分轉換(例如，被氧化)成界面層120B。在第二元件區300中之不同垂直水平處之奈米結構54的高度間之差異可在約0奈米與約6奈米間。
如前文所論述，歸因於在氧化製程中第一元件區200藉由較厚的硬質遮罩層(例如，128及126)所屏蔽，氧化製程具有對第一元件區200中之界面層120減少的影響，若硬質遮罩層(例如，128及126)完全阻擋氧化製程中之氧化劑，則對第一元件區200中之界面層120沒有影響。結果為，在第一元件區200中之特定垂直水平(例如，在奈米結構54C周圍)處之界面層120A比在第二元件區300中之相同垂直水平(例如，在奈米結構54C周圍)處之界面層120B更薄。反之，在第一元件區200中之特定垂直水平處之奈米結構(例如，54C)的高度大於在第二元件 區300中相同垂直水平處之奈米結構(例如，54C)的高度。在此處，將片詞「相同的垂直水平」使用於描述兩個奈米結構(例如，54C)，它們具有距基材的相同垂直距離，但位於不同的元件區(例如，第一元件區200及第二元件區300)中，其中垂直距離在奈米結構的水平中心軸與基材的主要上表面間。在一些實施例中，第一元件區200與第二元件區300中之奈米結構54的高度間之高度差異(例如，在相同的垂直水平處)在約0奈米與約6奈米間。在一些實施例中，第一元件區200及第二元件區300中之界面層120A與120B的厚度間之差異(例如，在相同的垂直水平處)在約0埃與約30埃間。在氧化製程對第一元件區200中之界面層120沒有影響的一些實施例中，第一元件區200中之所有奈米結構54具有相同的高度T，此高度大於第二元件區300中之奈米結構54的高度(例如，T>T3>T2>T1)，且在第一元件區域200中之所有奈米結構54周圍之界面層120A的厚度具有相同的值，此值小於在第二元件區300中之所有奈米結構54周圍之界面層120B的最小厚度。在一些實施例中，第一元件區200中之奈米結構54的片材高度間隙小於第二元件區300中之奈米結構54的片材高度間隙。在一些實施例中，第一元件區200中之奈米結構54的片材高度間隙與第二元件區300中之奈米結構54的片材高度間隙間之差異在約0奈米與約10奈米間。
在一些實施例中，第一元件區200及第二元件區 300中之閘極介電層122的厚度(例如，沿著閘極間隔件108並沿著奈米結構54之側壁)的厚度大致上相同，厚度間之差異在約0埃與約5埃間。在一些實施例中，面對在第一元件區200及第二元件區300中之凹陷103之閘極間隔件108的側壁的組成(例如，氮及氧的原子百分比)不同，這可能是藉由在氧化製程期間到達閘極間隔件108的不同氧化劑量(例如，由於所使用之不同數量的硬質遮罩層)所致使。舉例而言，氧化製程可將閘極間隔件108的組成從富含氮化物的組成改變為富含氧的組成。結果為，在氧化製程之後，與第二元件區300中之閘極間隔件108相比，第一元件區200中之閘極間隔件108可具有更高的氮原子百分比及更低的氧原子百分比，此乃因在氧化製程中第一元件區200是藉由較厚的硬質遮罩層(例如，128及126)所屏蔽。此外，在後續用以去除硬質遮罩層之的刻蝕製程中，與第一元件區200中之閘極間隔件108相比，第二元件區300中之閘極間隔件108(具有較高的氧原子濃度)，可能更容易被損壞(例如，蝕刻)，且因而，在NSFET元件100的最終產品中，第一元件區200中之閘極間隔件108的厚度可大於第二元件區300中之閘極間隔件108的厚度。
除了針對第一元件區200及第二元件區300使用不同數量的硬質遮罩層(例如，126、128)以實現界面層120(例如，120A、120B)(例如，閘極氧化物層)的不同厚度，調變(例如，改變)界面層120的厚度的其他方式亦 為可能的。作為範例，可將種子層124形成為在第一元件區200及第二元件區300中具有不同的厚度。種子層124可作為另一硬質遮罩層，以影響界面層120的厚度。舉例而言，種子層124可有助於控制界面層120的頂部部分120T的厚度。種子層124亦可在不同的垂直水平處增加界面層120的厚度均勻性。為了實現不同厚度的種子層124，可使用第一圖案化遮罩層(例如，圖案化光抗蝕劑層)以覆蓋第一元件區200，同時在第二元件區300中將種子層124形成為第一厚度。接下來，去除第一圖案化的遮罩層，並可形成第二圖案化的遮罩層以覆蓋第二元件區300，同時在第一元件區200中將種子層124形成為第二厚度。用於實現種子層124之不同厚度之其他方法為可能的，且完全意圖包含在本揭露內容的範圍之中。作為實現界面層120的不同厚度之另一範例，亦可調節氧化製程的參數，諸如電漿製程的溫度、流動速率、或RF功率，亦可調整在不同元件區(例如，第一元件區200及第二元件區300)中之界面層120A/120B之厚度以實現不同的厚度。藉由允許不同的元件區(例如，第一元件區200及第二元件區300)具有不同的閘極氧化物層120之厚度，可微調不同元件區的洩漏電流及功耗以實現不同的性能目標，因此在NSFET元件100的設計中允許改善的性能及多樣性。
接下來，在第18A及18B圖中，在閘極介電層122之上及周圍沉積閘極電極130，且閘極電極填充間隙53及凹陷103的其餘部分。閘極電極130可包含諸如TiN、 TiO、TaN、TaC、Co、Ru、Al、W、之含金屬的材料、其等的組合、或其等的多層。舉例而言，儘管例示單一層閘極電極130，但閘極電極130可包括任意數量的襯裡層(例如，阻擋層)、任意數量的工作功能調諧層、及填充材料。在形成閘極電極130之後，可進行平坦化製程，諸如CMP，以去除閘極介電層122及閘極電極130的多餘部分，此等多餘部分在第一ILD 114的頂部表面之上。閘極電極130的其餘部分，閘極介電層122的其餘部分及界面層120因此形成所得NSFET元件100的替換閘極。每個閘極電極130，及對應的界面層120及閘極介電層122可統稱作閘極堆疊、替換閘極結構、或金屬閘極結構。每個閘極堆疊在對應的奈米結構54之上及周圍延伸。
如習知技藝者輕易地理解者，可進行額外處理以結束NSFET元件100的產製，因此不再重複細節。舉例而言，可在第一ILD 114之上沉積第二ILD。進一步地，可形成通過第二ILD及/或第一ILD 114之閘極處點及源極/汲極觸點，以分別電性地耦合至閘極電極130及源極/汲極區112。
第19A及19B圖為根據本揭露的另一些實施例，在製造的某些階段處之奈米結構場效應電晶體(NSFET)元件100A的截面視圖。可藉由與NSFET元件100類似的處理步驟，形成NSFET元件100A，但在氧化製程之後並在去除硬質遮罩層(例如，126、128)及種子層124之後形成閘極介電層122。第19A及19B圖例示在氧化 製程129期間NSFET元件100A的截面視圖。氧化製程與用於NSFET元件100的氧化製程相同或類似，因此不再重複細節。注意，在第19A及19B圖的處理期間並未形成閘極介電層122。
特別地，為了形成NSFET元件100A，進行第2圖、3A、3B、4A、4B、5A至5C、6A至6C、7A至7C、8A、8B、9A、9B、10A、10B圖中之處理步驟。跳過第11A及11B圖中之處理(閘極介電層122的形成)。接下來，進行第12A、12B、13A、13B、14A、14B、15A、15B圖中之處理步驟，但不進行閘極介電層122。接下來，進行第19A及19B圖的氧化製程。接下來，去除硬質遮罩層(例如，128、126)及種子層124以暴露界面層120，並在沿著閘極間隔件108的側壁之暴露的界面層120上，並沿著第一ILD 114的上表面形成閘極介電層122，如第17A及17B圖中所例示。接下來，如第18A及18B圖中所例示，形成閘極電極130。
所揭露的實施例的變化為可能的，並完全意圖包含在本揭露內容的範圍之中。舉例而言，對NSFET元件100及100A而言，第二硬質遮罩層128為備選並可被省略。此外，種子層124為備選並可被省略。作為另一範例，取決於形成的元件的類型(例如，n型或p型元件)，可去除第二半導體材料54，並可保留第一半導體材料52以形成奈米結構，此奈米結構用作所形成之NSFET元件的通道區。如本領域熟習技藝者輕易地理解者，在保留第一半導 體材料52以形成奈米結構的實施例中，在去除第二半導體材料54之前，在第二半導體材料54的側壁凹陷中形成內部間隔件。
第20圖例示根據一些實施例，產製半導體元件的方法的流程圖。應當瞭解，第20圖中所圖示之實施例方法僅為許多可能的實施例方法的範例。熟習此項技藝者將認知到許多變化、替代、及修改。舉例而言，可添加、去除、替換、重新佈置、及重複如第20圖中所例示之各種步驟。
參照第20圖，在方塊1010處，在第一鰭狀結構之上形成第一奈米結構，並在第二鰭狀結構之上形成第二奈米結構，其中第一鰭狀結構及第二鰭狀結構突出於基材上方，其中第一奈米結構及第二奈米結構包括第一半導體材料並平行於基材的主要上表面延伸。在方塊1020處，在第一奈米結構周圍及第二奈米結構周圍形成界面介電材料。在方塊1030處，在第一鰭狀結構之上但不在第二鰭狀結構之上形成第一硬質遮罩層，其中第一硬質遮罩層覆蓋在第一奈米結構周圍之界面介電材料，其中第一硬質遮罩層暴露在第二奈米結構周圍之界面介電材料。在方塊1040處，在形成第一硬質遮罩層之後，進行氧化製程，其中在氧化製程之後，在第二奈米結構周圍之界面介電材料的厚度增加。在方塊1050處，在進行氧化製程之後，去除第一硬質遮罩層。
實施例可實現優勢。所揭露的實施例允許半導體元件的不同元件區中之閘極氧化物具有不同的厚度。這允許 在同一半導體元件的不同元件區中待形成具有不同性能目標(諸如，洩漏電流及功耗)的元件。所揭露的實施例提供各種用以調變不同元件區中之閘極氧化物厚度之方式，諸如藉由改變硬質遮罩層的數量、形成或不形成種子層124、及調整氧化製程條件。形成種子層124的優點包含能調整在奈米結構54的上表面處之閘極氧化物的厚度的能力，及在不同垂直水平處之改善的閘極氧化物的厚度均勻性。
在一些實施例中，形成半導體元件的方法包含：在半導體元件的第一元件區中，在第一鰭狀結構之上形成第一奈米結構，第一鰭狀結構突出於基材上方；在半導體元件的第二元件區中，在第二鰭狀結構之上形成第二奈米結構，第二鰭狀結構突出襯底上方，其中第一奈米結構及第二奈米結構包括半導體材料且平行於基材的主要上表面延伸；在第一奈米結構周圍及第二奈米結構周圍形成介電材料；在第一奈米結構周圍之第一元件區及第二奈米結構周圍之第二元件區中形成第一硬質遮罩層；在形成第一硬質遮罩層之後，從第二元件區去除第一硬質遮罩層；及在從第二元件區去除第一硬質遮罩層之後，藉由進行氧化製程，增加第二奈米結構周圍之介電材料的第一厚度。在一些實施例中，在第一奈米結構周圍之介電材料的第二厚度在氧化製程之前及之後保持不變，或藉由氧化製程增加的第二厚度小於在第二奈米結構周圍之介電材料的第一厚度。在一些實施例中，介電材料為半導體材料的氧化物。在一些實施例中，氧化製程將第二奈米結構的外部部分轉換成介 電材料，其中第一硬質遮罩層屏蔽第一奈米結構免受氧化製程的影響。在一些實施例中，進行氧化製程包括將第一奈米結構及第二奈米結構浸泡在包括臭氧之氣體源中。在一些實施例中，氧化製程為各電漿製程。在一些實施例中，進行氧化製程包括將氣體源點燃成電漿，其中氣體源包括氧氣、一氧化二氮氣體、一氧化二氮氣體及氮氣的混合物、氧氣及氮氣的混合物、氧氣及惰性氣體的混合物、或一氧化二氮氣體及惰性氣體的混合物；及採用電漿處理第一奈米結構及第二奈米結構。在一些實施例中，方法進一步包含在形成第一硬質遮罩層之前，在介電材料上形成高k值閘極介電材料。在一些實施例中，方法進一步包含在形成高k值閘極介電材料之後及在形成第一硬質遮罩層之前，在高k值閘極介電材料上形成種子層。在一些實施例中，方法進一步包含以下步驟：在從第二元件區去除第一硬質遮罩層之後並在增加介電材料的第一厚度之前，在第一硬質遮罩層上之第一元件區中及第二奈米結構周圍之第二元件區中形成第二硬質遮罩層。在一些實施例中，方法進一步包含，在增加介電材料的第一厚度之後：從第一元件區去除第一硬質遮罩層；及在第一奈米結構周圍及第二奈米結構周圍形成閘極電極。在一些實施例中，方法進一步包含在從第一元件區去除第一硬質遮罩層之後並在形成閘極電極之前，在第一奈米結構周圍及第二奈米結構周圍形成高k值閘極介電材料。
在一些實施例中，形成半導體元件的方法包含：在 第一鰭狀結構之上形成第一奈米結構並在第二鰭狀結構之上形成第二奈米結構，其中第一鰭狀結構及第二鰭狀結構突出於基材上方，其中第一奈米結構及第二奈米結構包括第一半導體材料並平行於基材的主要上表面延伸；在第一奈米結構周圍及第二奈米結構周圍形成界面介電材料；在第一鰭狀結構之上但不在第二鰭狀結構之上形成第一硬質遮罩層，其中第一硬質遮罩層覆蓋在第一奈米結構周圍之界面介電材料，其中在第二奈米結構周圍之界面介電材料藉由第一硬質遮罩層所暴露；在形成第一硬質遮罩層之後，進行氧化製程，其中在氧化製程之後，在第二奈米結構周圍之界面介電材料的厚度增加；及在進行氧化製程之後，去除第一硬質遮罩層。在一些實施例中，方法進一步包含：在去除第一硬質遮罩層之後，在第一奈米結構周圍及第二奈米結構周圍形成閘極電極。在一些實施例中，界面介電材料為第一半導體材料的氧化物，其中氧化製程將第二奈米結構的外部部分轉換成第一半導體材料的氧化物。在一些實施例中，進行氧化製程包括將第一奈米結構及第二奈米結構浸泡在含氧氣體源中。在一些實施例中，進行氧化製程包括使用含氧氣體源的電漿處理第一奈米結構及第二奈米結構。
在一些實施例中，半導體元件包含：突出於基材上方之第一鰭狀結構及第二鰭狀結構；分別在第一鰭狀結構及第二鰭狀結構之上之第一奈米結構及第二奈米結構，其中區第一奈米結構及區第二奈米結構包括第一半導體材料 並平行於基材的主要上表面延伸；在區第一奈米結構周圍之第一界面介電層及在區第二奈米結構周圍之第二界面介電層，其中在區第二奈米結構周圍之第二界面介電層比在區第一奈米結構周圍之第一界面介電層更厚；在區第一奈米結構周圍之第一界面介電層上及區第二奈米結構周圍之第二界面介電層上之閘極介電層；及在區第一奈米結構及區第二奈米結構周圍之閘極電極。在一些實施例中，第一界面介電層及第二界面介電層包括第一半導體材料的氧化物。在一些實施例中，該等第一奈米結構的第一奈米結構具有在遠離基材之第一奈米結構的上表面與面對基材之第一奈米結構的下表面間所量測之第一高度，且該等第二奈米結構的第二奈米結構具有在遠離基材之第二奈米結構的上表面與面對基材的第二奈米結構之下表面間所量測之第二高度，其中第一高度大於第二高度，其中第一奈米結構及第二奈米結構具有離基材的相同垂直距離。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
1000:流程圖
1010~1050:方塊

Claims (10)

  1. 一種形成半導體元件之方法，該方法包括以下步驟：在該半導體元件的一第一元件區中，在一第一鰭狀結構之上形成一第一奈米結構，該第一鰭狀結構突出於一基材上方；在該半導體元件的一第二元件區中，在一第二鰭狀結構之上形成一第二奈米結構，該第二鰭狀結構突出於該基材上方，其中該第一奈米結構及該第二奈米結構各包括一半導體材料且平行於該基材的一主要上表面延伸；在該第一奈米結構周圍及該第二奈米結構周圍形成一介電材料；在該第一奈米結構周圍之該第一元件區及該第二奈米結構周圍之該第二元件區中形成該第一硬質遮罩層；在形成該第一硬質遮罩層之後，從該第二元件區去除該第一硬質遮罩層；及在從該第二元件區去除該第一硬質遮罩層之後，藉由進行一氧化製程，增加該第二奈米結構周圍之該介電材料的一第一厚度。
  2. 如請求項1所述之方法，其中在該第一奈米結構周圍之該介電材料的一第二厚度在該氧化製程之前及之後保持不變，或藉由該氧化製程增加的該第二厚度小於 在該第二奈米結構周圍之該介電材料的該第一厚度。
  3. 如請求項1所述之方法，其中該介電材料為一半導體材料的一氧化物。
  4. 如請求項3所述之方法，其中該氧化製程將該第二奈米結構的外部部分轉換成該介電材料，其中該第一硬質遮罩層屏蔽該第一奈米結構免受該氧化製程的影響。
  5. 如請求項3所述之方法，其中進行該氧化製程之步驟包括以下步驟：將該第一奈米結構及該第二奈米結構浸泡在包括臭氧之一氣體源中。
  6. 如請求項3所述之方法，其中該氧化製程為一電漿製程。
  7. 如請求項6所述之方法，其中進行該氧化製程之步驟包括以下步驟：將一氣體源點燃成一電漿，其中該氣體源包括氧氣、一氧化二氮氣體、一氧化二氮氣體及氮氣的一混合物、氧氣及氮氣的一混合物、氧氣及一惰性氣體的一混合物、或一氧化二氮氣體及一惰性氣體的一混合物；及採用該電漿處理該第一奈米結構及該第二奈米結構。
  8. 一種形成半導體元件之方法，該方法包括以下步驟：在一第一鰭狀結構之上形成複數個第一奈米結構並在一第二鰭狀結構之上形成複數個第二奈米結構，其中該第一鰭狀結構及該第二鰭狀結構突出於一基材上方，其中該些第一奈米結構及該些第二奈米結構各包括一第一半導體材料並平行於該基材的一主要上表面延伸；在該些第一奈米結構周圍及該些第二奈米結構周圍形成一界面介電材料；在該第一鰭狀結構之上但不在該第二鰭狀結構之上形成該第一硬質遮罩層，其中該第一硬質遮罩層覆蓋在該些第一奈米結構周圍之該界面介電材料，其中在該些第二奈米結構周圍之該界面介電材料藉由該第一硬質遮罩層所暴露；在形成該第一硬質遮罩層之後，進行一氧化製程，其中在該氧化製程之後，在該些第二奈米結構周圍之該界面介電材料的一厚度增加；及在進行該氧化製程之後，去除該第一硬質遮罩層。
  9. 一種半導體元件，包括：突出於一基材上方之一第一鰭狀結構及一第二鰭狀結構；分別在該第一鰭狀結構及該第二鰭狀結構之上之複數個第一奈米結構及複數個第二奈米結構，其中該些第一奈 米結構及該些第二奈米結構各包括一第一半導體材料並平行於該基材的一主要上表面延伸，該些第一奈米結構的其中一個第一奈米結構具有在遠離該基材之一上表面與面對該基材之一下表面間所量測之一第一高度，且該些第二奈米結構的其中一個第二奈米結構具有在遠離該基材之一上表面與面對該基材之一下表面間所量測之一第二高度，其中該第一高度大於該第二高度，其中該其中一個第一奈米結構及該其中一個第二奈米結構具有離該基材的一相同垂直距離；在該些第一奈米結構周圍之一第一界面介電層及在該些第二奈米結構周圍之一第二界面介電層，其中在該些第二奈米結構周圍之該第二界面介電層比在該些第一奈米結構周圍之該第一界面介電層更厚；在該些第一奈米結構周圍之該第一界面介電層上及該些第二奈米結構周圍之該第二界面介電層上之一閘極介電層；及在該些第一奈米結構及該些第二奈米結構周圍之一閘極電極。
  10. 如請求項9所述之半導體元件，其中該第一界面介電層及該第二界面介電層包括該第一半導體材料的一氧化物。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190031855A (ko) * 2017-09-18 2019-03-27 삼성전자주식회사 반도체 장치
KR20200005419A (ko) * 2018-07-06 2020-01-15 삼성전자주식회사 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080070367A1 (en) 2006-09-14 2008-03-20 Sangwoo Pae Methods to create dual-gate dielectrics in transistors using high-K dielectric
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102618607B1 (ko) 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10297508B2 (en) 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102341721B1 (ko) 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
TWI845516B (zh) * 2018-06-22 2024-06-21 日商東京威力科創股份有限公司 奈米線裝置的形成方法
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US11063065B2 (en) 2018-07-06 2021-07-13 Samsung Electronics Co., Ltd. Semiconductor device having a negative capacitance using ferroelectrical material
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
US11335604B2 (en) 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11101360B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10832960B2 (en) * 2019-02-07 2020-11-10 International Business Machines Corporation Quadruple gate dielectric for gate-all-around transistors
US10763177B1 (en) 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US20210184001A1 (en) * 2019-12-13 2021-06-17 Intel Corporation Nanoribbon thick gate devices with differential ribbon spacing and width for soc applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190031855A (ko) * 2017-09-18 2019-03-27 삼성전자주식회사 반도체 장치
KR20200005419A (ko) * 2018-07-06 2020-01-15 삼성전자주식회사 반도체 장치

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