DE102021100838A1 - Nanostruktur-feldeffekttransistorvorrichtung und herstellungsverfahren - Google Patents

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Tsung-Da Lin
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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst Folgendes: Ausbilden von ersten Nanostrukturen in einem ersten Vorrichtungsbereich der Halbleitervorrichtung über einer ersten Finne, die über ein Substrat hinausragt; Ausbilden von zweiten Nanostrukturen in einem zweiten Vorrichtungsbereich der Halbleitervorrichtung über einer zweiten Finne, die über das Substrat hinausragt, wobei die ersten und die zweiten Nanostrukturen ein Halbleitermaterial enthalten und sich parallel zu einer oberen Oberfläche des Substrats erstrecken; Ausbilden eines dielektrischen Materials um die ersten und die zweiten Nanostrukturen; Ausbilden einer ersten harten Maskenschicht in dem ersten Vorrichtungsbereich um die ersten Nanostrukturen und in dem zweiten Vorrichtungsbereich um die zweiten Nanostrukturen; Entfernen der ersten harten Maskenschicht von dem zweiten Vorrichtungsbereich nach dem Ausbilden der ersten harten Maskenschicht; und nach dem Entfernen der ersten harten Maskenschicht, Erhöhen einer ersten Dicke des dielektrischen Materials um die zweiten Nanostrukturen herum durch Ausführen eines Oxidationsprozesses.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der US-Vorläufigen Anmeldung Nr. 63/078,453 , die am 15. September 2020 eingereicht wurde und den Titel „Method of Multiple Gate Oxide Fabrication on Nanosheet Device“ trägt, die hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z. B. in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten auf ein Halbleitersubstrat nacheinander aufgebracht werden und die verschiedenen Materialschichten mit Hilfe der Lithografie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerung der Mindestmerkmalsgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können. Mit der Verringerung der Mindestmerkmalsgröße entstehen jedoch zusätzliche Probleme, die gelöst werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den begleitenden Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale der Erläuterungsklarheit halber willkürlich erhöht oder reduziert werden.
    • zeigt ein Beispiel für eine Nanostruktur-Feldeffekttransistor-Vorrichtung (NSFET) in einer dreidimensionalen Ansicht, gemäß einigen Ausführungsformen.
    • Die 2, 3A, 3B, 4A, 4B, 5A-5C, 6A-6C, 7A-7C, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A und 18B sind Querschnittsansichten einer Nanostruktur-Feldeffekttransistor-Vorrichtung in verschiedenen Stadien der Herstellung gemäß einer Ausführungsform.
    • Die und sind Querschnittsansichten einer Nanostruktur-Feldeffekttransistor-Vorrichtung in einem Stadium der Herstellung, gemäß einer Ausführungsform.
    • ist ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung, in einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung Folgendes: Ausbilden von ersten Nanostrukturen (z.B. Nanoblätter oder Nanodrähte) über einer ersten Finne in einem ersten Vorrichtungsbereich der Halbleitervorrichtung, wobei die erste Finne über ein Substrat herausragt; Ausbilden von zweiten Nanostrukturen über einer zweiten Finne in einem zweiten Vorrichtungsbereich der Halbleitervorrichtung, wobei die zweite Finne über das Substrat herausragt, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken. Das Verfahren umfasst ferner: Ausbilden einer Grenzflächenschicht (z.B. einer Gate-Oxidschicht) um die ersten Nanostrukturen und um die zweiten Nanostrukturen; Ausbilden einer strukturierten Hartmaskenschicht in dem ersten Vorrichtungsbereich, aber nicht in dem zweiten Vorrichtungsbereich; und Durchführen eines Oxidationsprozesses, um eine erste Dicke der Grenzflächenschicht in dem zweiten Vorrichtungsbereich zu erhöhen. Aufgrund der strukturierten Hartmaskenschicht, die den ersten Vorrichtungsbereich vor dem Oxidationsprozess abschirmt, bleibt eine zweite Dicke der Grenzflächenschicht in dem ersten Vorrichtungsbereich durch den Oxidationsprozess unverändert oder wird um einen geringeren Betrag als die erste Dicke der Grenzflächenschicht in dem zweiten Vorrichtungsbereich erhöht. Die offenbarten Ausführungsformen ermöglichen die Bildung einer Gate-Oxidschicht mit unterschiedlichen Dicken in verschiedenen Vorrichtungsbereichen (z. B. Logik-Vorrichtungsbereich und E/A-Vorrichtungsbereich), um unterschiedliche Leistungsziele, wie Leckstrom und Leistungsverbrauch, zu erreichen.
  • zeigt ein Beispiel einer Nanostruktur-Feldeffekttransistor-Vorrichtung (NSFET) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die NSFET-Vorrichtung umfasst Halbleiterfinnenstrukturen (auch als Finnenstrukturen bezeichnet), die über ein Substrat 50 herausragen, wobei jede Halbleiterfinnenstruktur eine Halbleiterfinne 90 (auch als Finnen bezeichnet) und Nanostrukturen 54 umfasst, die über den Halbleiterfinnen 90 liegen. Eine Gate-Elektrode 130 (z. B. ein Metall-Gate) ist über den Finnenstrukturen angeordnet, und Source/Drain-Bereiche 112 sind auf gegenüberliegenden Seiten der Gate-Elektrode 130 ausgebildet. Die Nanostrukturen 54 sind über den Halbleiterfinnen 90 und zwischen den Source-/Drain-Bereichen 112 angeordnet. Auf gegenüberliegenden Seiten der Finnenstrukturen sind Isolationsbereiche 96 ausgebildet. Eine dielektrische Gate-Schicht 122 ist um die Nanostrukturen 54 herum ausgebildet. Gate-Elektroden 130 befinden sich über und um die Gate-Dielektrikumsschicht 122.
  • In sind ferner Referenzquerschnitte dargestellt, die in späteren Figuren verwendet werden. Der Querschnitt A-A verläuft entlang einer Längsachse einer Gate-Elektrode 130 und in einer Richtung, z. B. senkrecht zur Richtung des Stromflusses zwischen den Source-/Drain-Bereichen 112 eines NSFET-Bauelements. Der Querschnitt B-B ist senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse einer Halbleiterlamelle 90 und in einer Richtung, z. B. senkrecht zu einem Stromfluss zwischen den Source-/Drain-Bereichen 112 der NSFET-Vorrichtung. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und zwischen zwei benachbarten Finnenstrukturen. Der Querschnitt D-D ist parallel zum Querschnitt A-A und erstreckt sich durch die Source-/Drain-Bereiche 112 der NSFET-Vorrichtung. Nachfolgende Abbildungen beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Die 2, 3A, 3B, 4A, 4B, 5A-5C, 6A-6C, 7A-7C, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A und 18B sind Querschnittsansichten einer Nanostruktur-Feldeffekttransistor-Vorrichtung (NSFET) 100 in verschiedenen Stadien der Herstellung gemäß einer Ausführungsform.
  • In ist ein Substrat 50 dargestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie z. B. ein Bulk-Halbleiter, ein Halbleiter-auf-Isolationsmaterial (SOI)-Substrat oder ähnliches, das dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie z. B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet wird. Die Isolationsschicht kann z. B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder ähnliches sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat, bereitgestellt. Andere Substrate, wie z. B. ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen umfasst das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Auf dem Substrat 50 wird ein Mehrschichtstapel 64 gebildet. Der Mehrschichtstapel 64 enthält abwechselnde Schichten aus einem ersten Halbleitermaterial 52 und einem zweiten Halbleitermaterial 54. In sind die aus dem ersten Halbleitermaterial 52 gebildeten Schichten mit 52A, 52B und 52C gekennzeichnet, und die aus dem zweiten Halbleitermaterial 54 gebildeten Schichten sind mit 54A, 54B und 54C gekennzeichnet. Die in 2 dargestellte Anzahl der durch das erste und die Halbleitermaterialien gebildeten Schichten sind lediglich nicht-begrenzende Beispiele. Andere Anzahlen von Schichten sind ebenfalls möglich und sollen vollständig im Umfang der vorliegenden Offenbarung enthalten sein.
  • In einigen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaxiales Material, das zur Bildung von Kanalbereichen von p-Typ-FETs geeignet ist, z. B. Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegt), und das zweite Halbleitermaterial 54 ist ein epitaxiales Material, das zur Bildung von Kanalbereichen von n-Typ-FETs geeignet ist, z. B. Silizium. Die Mehrschichtstapel 64 (die auch als Epitaxie-Materialstapel bezeichnet werden können) werden in der weiteren Verarbeitung zur Bildung von Kanalbereichen eines NSFETs strukturiert. Insbesondere werden die Mehrschichtstapel 64 strukturiert und geätzt, um horizontale Nanostrukturen (z. B. Nanoblätter oder Nanodrähte) zu bilden, wobei die Kanalbereiche des resultierenden NSFETs mehrere horizontale Nanostrukturen enthalten.
  • Die Mehrschichtstapel 64 können durch einen epitaxialen Wachstumsprozess gebildet werden, der in einer Wachstumskammer durchgeführt werden kann. Während des epitaxialen Wachstumsprozesses wird die Wachstumskammer in einigen Ausführungsformen zyklisch einem ersten Satz von Vorläufern zum selektiven Aufwachsen des ersten Halbleitermaterials 52 und dann einem zweiten Satz von Vorläufern zum selektiven Aufwachsen des zweiten Halbleitermaterials 54 ausgesetzt. Der erste Satz von Vorläufern enthält Vorläufer für das erste Halbleitermaterial (z.B. Silizium-Germanium), und der zweite Satz von Vorläufern enthält Vorläufer für das zweite Halbleitermaterial (z.B. Silizium). In einigen Ausführungsformen enthält der erste Satz von Vorläufern einen Silizium-Vorläufer (z.B. Silan) und einen Germanium-Vorläufer (z.B. ein German), und der zweite Satz von Vorläufern enthält den Silizium-Vorläufer, lässt aber den Germanium-Vorläufer weg. Der Epitaxie-Wachstumsprozess kann daher ein kontinuierliches Aktivieren eines Flusses des Silizium-Precursors in die Wachstumskammer und dann ein zyklisches: (1) Aktivieren eines Flusses des Germanium-Precursors zu der Wachstumskammer beim Wachsen des ersten Halbleitermaterials 52; und (2) Deaktivieren des Flusses des Germanium-Precursors zu der Wachstumskammer beim Wachsen des zweiten Halbleitermaterials 54. Die zyklische Belichtung kann wiederholt werden, bis eine Zielmenge an Schichten gebildet ist.
  • Wie in 2 dargestellt, hat das Substrat 50 einen ersten Abschnitt in einem ersten Vorrichtungsbereich 200 der NSFET-Vorrichtung 100 und einen zweiten Abschnitt in einem zweiten Vorrichtungsbereich 300 der NSFET-Vorrichtung 100. Halbleitervorrichtungen (z. B. Transistoren), die im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 ausgebildet sind, sind vom gleichen Typ (z. B. p-Typ-Bauelemente oder n-Typ-Bauelemente), jedoch mit unterschiedlichen Dicken für das Gate-Oxid der Transistoren, um in einigen Ausführungsformen unterschiedliche Leistungsspezifikationen zu erreichen. Beispielsweise kann der erste Vorrichtungsbereich 200 ein Logik-Vorrichtungsbereich und der zweite Vorrichtungsbereich 300 ein Eingangs-/Ausgangs-Vorrichtungsbereich (E/A-Vorrichtungsbereich) sein, wobei die im E/A-Vorrichtungsbereich ausgebildeten Bauelemente (z. B. Transistoren) ein dickeres Gate-Oxid 120 (siehe z. B. 17B) und einen geringeren Leckstrom als die im Logik-Vorrichtungsbereich ausgebildeten Bauelemente aufweisen. Als weiteres Beispiel werden sowohl der erste Vorrichtungsbereich 200 als auch der zweite Vorrichtungsbereich 300 zur Bildung von Logikbauelementen verwendet, aber die im zweiten Vorrichtungsbereich 300 gebildeten Logikbauelemente haben ein dickeres Gate-Oxid 120, um einen geringeren Leckstrom und eine geringere Leistungsaufnahme zu erreichen. Die vorliegende Offenbarung offenbart verschiedene Verfahren zur Modulation (z. B. Änderung) der Dicke des Gate-Oxids in verschiedenen Bauteilbereichen (z. B. 200 und 300) des NSFET-Bauteils 100.
  • Die 3A, 3B, 4A, 4B, 5A-5C, 6A-6C, 7A-7C, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A und 18B sind Querschnittsansichten der NSFET-Vorrichtung 100 in nachfolgenden Fertigungsstufen gemäß einer Ausführungsform. Die 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A sind Querschnittsansichten entlang des Querschnitts B-B in 1. Die 3B, 4B, 5C, 6C, 7C, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Querschnittsansichten entlang des Querschnitts A-A in 1. Die , und sind Querschnittsansichten entlang des Querschnitts D-D in . Die Anzahl der Finnen und die Anzahl der Gate-Strukturen, die in den Figuren dargestellt sind, sind nicht-begrenzende Beispiele, es sollte verstanden werden, dass auch andere Anzahlen von Finnen und andere Anzahlen von Gate-Strukturen gebildet werden können. In der gesamten Diskussion hierin zeigen Figuren mit der gleichen Zahl, aber unterschiedlichen Buchstaben (z. B. 10A und 10B) Querschnittsansichten der NSFET-Vorrichtung in der gleichen Verarbeitungsstufe, aber entlang unterschiedlicher Querschnitte.
  • Es ist zu beachten, dass der Einfachheit halber in einigen der nachfolgenden Figuren, wenn die Verarbeitung sowohl für den ersten Vorrichtungsbereich 200 als auch für den zweiten Vorrichtungsbereich 300 gleich ist, die Querschnittsansichten (z. B. 3A, 3B, 4A, 4B, 5A-5C, 6A-6C, 7A-7C, 8A, 8B) ohne Angabe der Vorrichtungsbereiche (z. B. 200 oder 300) dargestellt werden können. Darüber hinaus sind die 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A Querschnittsansichten entlang des Querschnitts B-B einer Finne im ersten Vorrichtungsbereich 200. Die entsprechenden Querschnittsansichten entlang des Querschnitts B-B einer Finne im zweiten Vorrichtungsbereich 300 sind entweder gleich oder ähnlich, wobei die Unterschiede (falls vorhanden) zwischen dem ersten Vorrichtungsbereich 200 und dem zweiten Vorrichtungsbereich 300 in der vorliegenden Offenbarung beschrieben werden.
  • Bezugnehmend auf 3A und 3B werden Finnenstrukturen 91 gebildet, die über das Substrat 50 herausragen. Jede der Finnenstrukturen 91 umfasst eine Finne 90 und einen Schichtstapel 92, der die Finne 90 überlagert. Der Schichtstapel 92 und die Finne 90 können durch Ätzen von Gräben in den Mehrschichtstapel 64 bzw. das Substrat 50 gebildet werden. Der Schichtstapel 92 und die Finne 90 können durch denselben Ätzprozess gebildet werden.
  • Die Finnenstrukturen 91 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen 91 mit einem oder mehreren fotolithografischen Verfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Multipatterning-Verfahren. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse die Fotolithografie mit selbstausrichtenden Prozessen, wodurch Muster erzeugt werden können, die z. B. kleinere Abstände haben als die, die sonst mit einem einzelnen, direkten Fotolithografieprozess erzielt werden können. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat ausgebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden Abstandshalter in einem selbstausrichtenden Prozess gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zur Strukturierung, z. B. der Finnenstrukturen 91, verwendet werden.
  • In einigen Ausführungsformen werden die verbleibenden Abstandshalter zum Strukturieren einer Maske 94 verwendet, die dann zum Strukturieren der Finnenstruktur 91 verwendet wird. Die Maske 94 kann eine Einschichtmaske oder eine Mehrschichtmaske sein, z. B. eine Mehrschichtmaske, die eine erste Maskenschicht 94A und eine zweite Maskenschicht 94B enthält. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B können jeweils aus einem dielektrischen Material, wie z. B. Siliziumoxid, Siliziumnitrid, einer Kombination davon oder ähnlichem, gebildet werden und können gemäß geeigneter Techniken abgeschieden oder thermisch aufgewachsen werden. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B sind unterschiedliche Materialien, die eine hohe Ätzselektivität aufweisen. Zum Beispiel kann die erste Maskenschicht 94A aus Siliziumoxid und die zweite Maskenschicht 94B aus Siliziumnitrid bestehen. Die Maske 94 kann durch Strukturierung der ersten Maskenschicht 94A und der zweiten Maskenschicht 94B unter Verwendung eines beliebigen geeigneten Ätzverfahrens gebildet werden. Die Maske 94 kann dann als Ätzmaske verwendet werden, um das Substrat 50 und den Mehrschichtstapel 64 zu ätzen. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z. B. ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE) oder eine Kombination davon. In einigen Ausführungsformen ist das Ätzen ein anisotroper Ätzprozess. Nach dem Ätzprozess bildet der strukturierte Mehrschichtstapel 64 den Schichtstapel 92, und das strukturierte Substrat 50 bildet die Finne 90, wie in und dargestellt. Daher enthält der Schichtstapel 92 in der dargestellten Ausführungsform auch abwechselnde Schichten des ersten Halbleitermaterials 52 und des zweiten Halbleitermaterials 54, und die Finne 90 ist aus demselben Material (z. B. Silizium) wie das Substrat 50 gebildet.
  • Als nächstes werden in den 4A und 4B Grabenisolation-(STI, „Shallow Trench Isolation“)-Bereiche 96 über dem Substrat 50 und auf gegenüberliegenden Seiten der Finnenstrukturen 91 gebildet. Um die STI-Bereiche 96 zu bilden, kann beispielsweise ein Isolationsmaterial über dem Substrat 50 gebildet werden. Bei dem Isolationsmaterial kann es sich um ein Oxid, wie z. B. Siliziumoxid, ein Nitrid o. Ä., oder eine Kombination davon handeln, und es kann durch eine chemische Gasphasenabscheidung mit hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärtung, um es in ein anderes Material, wie z. B. ein Oxid, umzuwandeln) o. Ä. oder eine Kombination davon gebildet werden. Andere Isolationsmaterialien, die durch ein beliebiges geeignetes Verfahren gebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Nachdem das Isolationsmaterial gebildet wurde, kann ein Glühvorgang durchgeführt werden.
  • In einigen Ausführungsformen wird das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Finnenstrukturen 91 bedeckt. In einigen Ausführungsformen wird zunächst eine Auskleidung entlang der Oberflächen des Substrats 50 und der Finnenstrukturen 91 gebildet, und ein Füllmaterial, wie oben beschrieben, wird über der Auskleidung gebildet. In einigen Ausführungsformen wird die Auskleidung weggelassen.
  • Als Nächstes wird ein Entfernungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnenstrukturen 91 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z. B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder Ähnliches, verwendet werden. Der Planarisierungsprozess legt die Schichtstapel 92 frei, so dass die Oberseiten der Schichtstapel 92 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses eben sind. Anschließend wird das Isolationsmaterial zur Bildung der STI-Bereiche 96 vertieft. Das Isolationsmaterial wird so vertieft, dass die Schichtenstapel 92 zwischen benachbarten STI-Bereichen 96 herausragen. Obere Abschnitte der Finnen 90 können ebenfalls zwischen benachbarten STI-Bereichen 96 herausragen. Ferner können die Oberseiten der STI-Bereiche 96 eine flache Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Schräge) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Bereiche 96 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 96 können durch ein geeignetes Ätzverfahren vertieft werden, z. B. durch ein Verfahren, das selektiv auf das Material des Isolationsmaterials wirkt (z. B. das Material des Isolationsmaterials schneller ätzt als das Material der Finnen 90 und des Schichtstapels 92). Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzmittel wie verdünnter Flusssäure (dHF) verwendet werden.
  • Wie in den 4A und 4B gezeigt, wird ein Dummy-Gate-Dielektrikum 97 über dem Schichtstapel 92 und über den STI-Bereichen 96 gebildet. Das Dummy-Gate-Dielektrikum 97 kann z. B. aus Siliziumoxid, Siliziumnitrid, einer Kombination davon oder Ähnlichem bestehen und kann nach geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. In einer Ausführungsform wird eine Schicht aus Silizium konform über dem Schichtstapel 92 und über der oberen Oberfläche der STI-Bereiche 96 gebildet, und es wird ein thermischer Oxidationsprozess durchgeführt, um die abgeschiedene Siliziumschicht in eine Oxidschicht als Dummy-Gate-Dielektrikum 97 umzuwandeln.
  • Als nächstes werden in den 5A-5C Dummy-Gates 102 über den Finnenstrukturen 91 gebildet. Um die Dummy-Gates 102 zu bilden, kann eine Dummy-Gate-Schicht über dem Dummy-Gate-Dielektrikum 97 gebildet werden. Die Dummy-Gate-Schicht kann über dem Dummy-Gate-Dielektrikum 97 abgeschieden und dann planarisiert werden, z. B. durch ein CMP. Die Dummy-Gate-Schicht kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe) oder ähnliches umfasst. Die Dummy-Gate-Schicht kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere in der Technik bekannte und verwendete Verfahren abgeschieden werden. Die Dummy-Gate-Schicht kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber den Isolationsbereichen 96 aufweisen.
  • Anschließend werden Masken 104 über der Dummy-Gate-Schicht gebildet. Die Masken 104 können aus Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder ähnlichem gebildet werden und können mit geeigneten Fotolithographie- und Ätztechniken strukturiert werden. In der dargestellten Ausführungsform umfasst die Maske 104 eine erste Maskenschicht 104A (z. B. eine Siliziumoxidschicht) und eine zweite Maskenschicht 104B (z. B. eine Siliziumnitridschicht). Das Muster der Masken 104 wird dann durch eine geeignete Ätztechnik auf die Dummy-Gate-Schicht übertragen, um die Dummy-Gates 102 zu bilden, und dann durch eine geeignete Ätztechnik auf die Dummy-Dielektrikum-Schicht übertragen, um Dummy-Gate-Dielektrika 97 zu bilden. Die Dummy-Gates 102 decken entsprechende Kanalbereiche der Schichtstapel 92 ab. Das Muster der Masken 104 kann verwendet werden, um jedes der Dummy-Gates 102 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates 102 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der Finnenstrukturen 91 verläuft. Das Dummy-Gate 102 und das Dummy-Gate-Dielektrikum 97 werden in einigen Ausführungsformen gemeinsam als Dummy-Gate-Struktur bezeichnet.
  • Als nächstes wird eine Gate-Abstandsschicht 108 durch konformes Abscheiden eines isolierenden Materials über den Schichtstapeln 92, den STI-Bereichen 96 und den Dummy-Gates 102 gebildet. Das isolierende Material kann Siliziumnitrid, Siliziumkarbonitrid, eine Kombination davon oder ähnliches sein. In einigen Ausführungsformen umfasst die Gate-Abstandshalterschicht 108 mehrere Unterschichten. Zum Beispiel kann eine erste Teilschicht (manchmal als Gate-Dichtungs-Abstandsschicht bezeichnet) durch thermische Oxidation oder eine Abscheidung gebildet werden, und eine zweite Teilschicht (manchmal als Haupt-Gate-Abstandsschicht bezeichnet) kann konform auf der ersten Teilschicht abgeschieden werden.
  • Die 5B und 5C zeigen Querschnittsansichten des NSFET-Geräts 100 in 5A entlang der Querschnitte E-E bzw. F-F in 5A. Die Querschnitte E-E und F-F entsprechen den Querschnitten D-D bzw. A-A in 1.
  • Als nächstes wird in den 6A-6C die Gate-Abstandshalterschicht 108 durch einen anisotropen Ätzprozess geätzt, um Gate-Abstandshalter 108 zu bilden. Der anisotrope Ätzprozess kann horizontale Abschnitte der Gate-Abstandshalterschicht 108 entfernen (z. B. Abschnitte über den STI-Bereichen 96 und den Dummy-Gates 102), wobei die verbleibenden vertikalen Abschnitte der Gate-Abstandshalterschicht 108 (z. B. entlang der Seitenwände der Dummy-Gates 102 und des Dummy-Gate-Dielektrikums 97) die Gate-Abstandshalter 108 bilden.
  • Die 6B und 6C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 aus 6A entlang der Querschnitte E-E bzw. F-F. In 6B sind Abschnitte der Gate-Abstandshalterschicht 108 zwischen benachbarten Finnen 90 auf der oberen Oberfläche der STI-Bereiche 96 dargestellt. Diese Abschnitte der Gate-Abstandsschicht 108 können belassen werden, da der oben beschriebene anisotrope Ätzprozess die zwischen benachbarten Finnen angeordnete Gate-Abstandsschicht 108 aufgrund des geringeren Abstands zwischen den benachbarten Finnen 90 möglicherweise nicht vollständig entfernt. In anderen Ausführungsformen werden die Abschnitte der Gate-Abstandshalterschicht 108, die auf der oberen Oberfläche der STI-Bereiche 96 zwischen benachbarten Finnen 90 angeordnet sind, durch den anisotropen Ätzprozess vollständig entfernt, um die Gate-Abstandshalter 108 zu bilden.
  • Nach der Bildung der Gate-Abstandshalter 108 kann eine Implantation für leicht dotierte Source-/Drain-Bereiche (LDD) (nicht gezeigt) durchgeführt werden. Verunreinigungen geeigneten Typs (z. B. p-Typ oder n-Typ) können in die freiliegenden Schichtstapel 92 und/oder Finnen 90 implantiert werden. Die n-Typ-Verunreinigungen können alle geeigneten n-Typ-Verunreinigungen sein, wie z. B. Phosphor, Arsen, Antimon oder Ähnliches, und die p-Typ-Verunreinigungen können alle geeigneten p-Typ-Verunreinigungen sein, wie z. B. Bor, BF2, Indium oder Ähnliches. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration an Verunreinigungen von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Zur Aktivierung der implantierten Verunreinigungen kann ein Glühprozess verwendet werden.
  • Als nächstes werden in den Schichtenstapeln 92 Öffnungen 110 (die auch als Aussparungen bezeichnet werden können) ausgebildet. Die Öffnungen 110 können sich durch die Schichtstapel 92 und in die Finnen 90 erstrecken. Die Öffnungen 110 können durch jede geeignete Ätztechnik gebildet werden, z. B. unter Verwendung der Dummy-Gates 102 als Ätzmaske.
  • Nach dem Ausbilden der Öffnungen 110 wird ein selektiver Ätzprozess durchgeführt, um die durch die Öffnungen 110 freigelegten Endabschnitte des ersten Halbleitermaterials 52 auszusparen, ohne das zweite Halbleitermaterial 54 wesentlich anzugreifen. Nach dem selektiven Ätzprozess werden Vertiefungen im ersten Halbleitermaterial 52 gebildet, so dass Seitenwände des ersten Halbleitermaterials 52 von entsprechenden Seitenwänden des zweiten Halbleitermaterials 54 vertieft sind. Daher werden die Vertiefungen im ersten Halbleitermaterial 52 auch als Seitenwandvertiefungen bezeichnet.
  • Als nächstes wird eine innere Abstandsschicht (z. B. konform) in der Öffnung 110 gebildet. Die innere Abstandshalterschicht füllt auch die Seitenwandaussparungen im ersten Halbleitermaterial 52, die durch den vorherigen selektiven Ätzprozess gebildet wurden. Die innere Abstandsschicht kann ein geeignetes dielektrisches Material sein, wie z. B. Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder Ähnliches, das durch ein geeignetes Abscheideverfahren wie PVD, CVD, ALD oder Ähnliches gebildet wird. Als nächstes wird ein Ätzprozess, wie z. B. ein anisotroper Ätzprozess, durchgeführt, um Abschnitte der inneren Abstandshalterschichten zu entfernen, die außerhalb der Seitenwandvertiefungen im ersten Halbleitermaterial 52 angeordnet sind. Die verbleibenden Abschnitte der inneren Abstandshalterschichten (z. B. Abschnitte, die innerhalb der Seitenwandaussparungen im ersten Halbleitermaterial 52 angeordnet sind) bilden die inneren Abstandshalter 55. Die 6B und 6C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 in 6A entlang der Querschnitte E-E bzw. F-F in 6A.
  • Als nächstes werden in den 7A-7C Source-/Drain-Bereiche 112 in den Öffnungen 110 gebildet. In der dargestellten Ausführungsform sind die Source-/Drain-Bereiche 112 aus einem epitaxialen Material (bzw. epitaxialen Materialien) gebildet und können daher auch als epitaxiale Source-/Drain-Bereiche 112 bezeichnet werden. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Bereiche 112 in den Öffnungen 110 ausgebildet, um Spannung in den jeweiligen Kanalbereichen der gebildeten NSFET-Vorrichtung auszuüben und dadurch die Leistung zu verbessern. Die epitaxialen Source-/Drain-Bereiche 112 werden so ausgebildet, dass jedes Dummy-Gate 102 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 112 angeordnet ist. In einigen Ausführungsformen werden die Gate-Abstandshalter 108 verwendet, um die epitaxialen Source-/Drain-Bereiche 112 von den Dummy-Gates 102 durch einen angemessenen seitlichen Abstand zu trennen, so dass die epitaxialen Source-/Drain-Bereiche 112 die nachfolgend gebildeten Gates des resultierenden NSFET-Bauelements nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 112 werden in den Öffnungen 110 epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 112 können jedes geeignete Material enthalten, z. B. geeignet für n-Typ- oder p-Typ-Bauteile. Wenn beispielsweise n-Typ-Bauelemente gebildet werden, können die epitaxialen Source-/Drain-Bereiche 112 Materialien enthalten, die eine Zugspannung in den Kanalbereichen ausüben, wie Silizium, SiC, SiCP, SiP oder ähnliches. Ebenso können die epitaxialen Source-/Drain-Bereiche 112 bei der Bildung von p-Typ-Bauelementen Materialien enthalten, die eine Druckspannung in den Kanalbereichen ausüben, wie z. B. SiGe, SiGeB, Ge, GeSn oder ähnliches. Die epitaxialen Source-/Drain-Bereiche 112 können Oberflächen aufweisen, die sich von den jeweiligen Oberflächen der Finnen abheben, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 112 und/oder die Finnen können mit Dotierstoffen implantiert werden, um Source-/Drain-Bereiche zu bilden, ähnlich wie bei dem zuvor beschriebenen Verfahren zur Bildung von leicht dotierten Source-/Drain-Bereichen, gefolgt von einem Glühprozess. Die Source-/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die n-Typ- und/oder p-Typ-Verunreinigungen für die Source/Drain-Bereiche können beliebige der zuvor diskutierten Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 112 während des Wachstums in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaxialen Source-/Drain-Bereiche 112 verwendet werden, weisen die oberen Oberflächen der epitaxialen Source-/Drain-Bereiche 112 Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 90 hinaus ausbreiten. In der dargestellten Ausführungsform bleiben benachbarte epitaxiale Source-/Drain-Bereiche 112 nach Abschluss des Epitaxieprozesses getrennt (siehe 7B). In anderen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 112 desselben NSFET miteinander verschmelzen.
  • Als nächstes wird eine Kontakt-Ätz-Stopp-Schicht (CESL) 116 (z. B. konform) über den Source-/Drain-Bereichen 112 und über dem Dummy-Gate 102 ausgebildet, und ein erstes Zwischenschicht-Dielektrikum (ILD) 114 wird dann über der CESL 116 abgeschieden. Das CESL 116 wird aus einem Material gebildet, das eine andere Ätzrate als das erste ILD 114 aufweist, und kann aus Siliziumnitrid unter Verwendung von PECVD gebildet werden, obwohl auch andere dielektrische Materialien wie Siliziumoxid, Siliziumoxynitrid, Kombinationen davon oder Ähnliches und alternative Techniken zur Bildung des CESL 116, wie Niederdruck-CVD (LPCVD), PVD oder Ähnliches, alternativ verwendet werden könnten.
  • Die erste ILD 114 kann aus einem dielektrischen Material bestehen und durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie z. B. CVD, plasmagestütztes CVD (PECVD) oder FCVD. Dielektrische Materialien für die erste ILD 114 können Siliziumoxid, Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG), Bordotiertes Phosphor-Silikatglas (BPSG), undotiertes Silikatglas (USG) oder ähnliches sein. Andere Isolationsmaterialien, die durch ein beliebiges geeignetes Verfahren hergestellt werden, können verwendet werden. Die 7B und 7C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 aus 7A, jedoch entlang des Querschnitts E-E bzw. F-F in 7A.
  • Als nächstes werden in den 8A und 8B die Dummy-Gates 102 entfernt. Um die Dummy-Gates 102 zu entfernen, wird ein Planarisierungsprozess, z. B. ein CMP, durchgeführt, um die Oberseiten der ersten ILD 114 und CESL 116 mit den Oberseiten der Dummy-Gates 102 und der Gate-Abstandshalter 108 abzugleichen. Der Planarisierungsprozess kann auch die Masken 104 (siehe auf den Dummy-Gates 102 entfernen und Abschnitte der Gate-Abstandshalter 108 und Abschnitte der CESL 116 entlang der Seitenwände der Masken 104 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gates 102, der Gate-Abstandshalter 108, der CESL 116 und der ersten ILD 114 eben. Dementsprechend sind die Oberseiten der Dummy-Gates 102 durch die erste ILD 114 hindurch freigelegt.
  • Als Nächstes werden die Dummy-Gates 102 in einem oder mehreren Ätzschritten entfernt, so dass Vertiefungen 103 (auch als Gate-Gräben bezeichnet) entstehen. In einigen Ausführungsformen werden die Dummy-Gates 102 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess mit Reaktionsgas(en) umfassen, der die Dummy-Gates 102 selektiv ätzt, ohne die erste ILD 114 oder die Gate-Abstandshalter 108 zu ätzen. Jede Ausnehmung 103 legt einen Kanalbereich des NSFET frei. Jeder Kanalbereich ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Bereiche 112 angeordnet. Während des Entfernens der Dummy-Gates 102 kann das Dummy-Gate-Dielektrikum 97 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 102 geätzt werden. Das Dummy-Gate-Dielektrikum 97 kann dann nach dem Entfernen der Dummy-Gates 102 entfernt werden. Zum Entfernen des Dummy-Gate-Dielektrikums 97 kann ein Ätzprozess, z. B. ein isotroper Ätzprozess, durchgeführt werden. In einer Ausführungsform wird ein isotroper Ätzprozess unter Verwendung eines Ätzgases, das HF und NH3 enthält, durchgeführt, um das Dummy-Gate-Dielektrikum 97 zu entfernen. 8B zeigt die Querschnittsansicht der NSFET-Vorrichtung 100 aus 8A entlang des Querschnitts F-F.
  • Als nächstes wird in den 9A und 9B das erste Halbleitermaterial 52 entfernt, um das zweite Halbleitermaterial 54 freizusetzen. Nachdem das erste Halbleitermaterial 52 entfernt wurde, bildet das zweite Halbleitermaterial 54 eine Vielzahl von Nanostrukturen 54, die sich horizontal (z. B. parallel zu einer Hauptoberfläche 50U des Substrats 50) erstrecken. Die Nanostrukturen 54 können zusammenfassend als die Kanalbereiche 93 oder die Kanalschichten 93 der gebildeten NSFET-Vorrichtung 100 bezeichnet werden. Wie in 9A dargestellt, werden durch das Entfernen des ersten Halbleitermaterials 52 Lücken 53 (z. B. Leerräume) zwischen den Nanostrukturen 54 gebildet. Lücken 53 werden auch zwischen den untersten Nanostrukturen 54 und der oberen Oberfläche der Finnen 90 gebildet. In einigen Ausführungsformen sind die Nanostrukturen 54 Nanoblätter oder Nanodrähte, abhängig z. B. von den Abmessungen (z. B. Größe und/oder Seitenverhältnis) der Nanostrukturen 54.
  • In einigen Ausführungsformen wird das erste Halbleitermaterial 52 durch einen selektiven Ätzprozess entfernt, bei dem ein Ätzmittel verwendet wird, das für das erste Halbleitermaterial 52 selektiv ist (z. B. eine höhere Ätzrate aufweist), so dass das erste Halbleitermaterial 52 entfernt wird, ohne das zweite Halbleitermaterial 54 wesentlich anzugreifen. In einigen Ausführungsformen wird ein isotroper Ätzprozess durchgeführt, um das erste Halbleitermaterial 52 zu entfernen. Der isotrope Ätzprozess wird unter Verwendung eines Ätzgases und optional eines Trägergases durchgeführt, wobei das Ätzgas F2 und HF umfasst und das Trägergas ein Inertgas wie Ar, He, N2, Kombinationen davon oder dergleichen sein kann. Der isotrope Ätzprozess kann einen ersten Schritt umfassen, um das erste Halbleitermaterial 52 zu entfernen, und einen zweiten Schritt nach dem ersten Schritt, um das Profil der Nanostrukturen 54 neu zu bilden.
  • 9A veranschaulicht die Querschnittsansicht der NSFET-Vorrichtung 100 entlang einer Längsachse der Finne 90 (z.B. entlang einer Stromflussrichtung in der Finne), und 9B veranschaulicht die Querschnittsansicht der NSFET-Vorrichtung 100 entlang des Querschnitts F-F, der ein Querschnitt entlang einer Richtung senkrecht zur Längsachse der Finne 90 und über einen mittleren Abschnitt der Nanostruktur 54 ist. Es ist zu beachten, dass in 9B der erste Vorrichtungsbereich 200 (z. B. ein Logik-Vorrichtungsbereich) und der zweite Vorrichtungsbereich 300 (z. B. ein E/A-Vorrichtungsbereich) dargestellt sind. Wie in 9B dargestellt, weist jeder der Vorrichtungsbereiche (z.B. 200, 300) eine Vielzahl von Finnen 90 auf, und jede Finne 90 weist eine Vielzahl von Nanostrukturen 54 auf, die über der Finne 90 liegen (z.B. über und vertikal ausgerichtet mit dieser). Der erste Vorrichtungsbereich 200 und der zweite Vorrichtungsbereich 300 können unmittelbar aneinander angrenzen oder voneinander getrennt sein, wie durch die Trennwand 121 in 9B gezeigt.
  • Wie in 9A dargestellt, weist jede der Nanostrukturen 54 nach der Bildung der Nanostrukturen 54 im Querschnitt entlang der Längsachse der Finne 90 eine Hantelform auf, wobei die Endabschnitte der Nanostruktur 54 (z. B. die Abschnitte, die die Source-/Drain-Bereiche 112 physisch kontaktieren) eine Höhe TE (gemessen entlang der vertikalen Richtung von 9A) aufweisen, die größer ist als die Höhe T des mittleren Abschnitts (z. B. ein Abschnitt in der Mitte zwischen den Endabschnitten) der Nanostruktur 54. Die Differenz zwischen der Höhe TE und der Höhe T einer Nanostruktur 54 kann als Schichthöhenlücke der Nanostruktur 54 bezeichnet werden.
  • In einigen Ausführungsformen werden die Schichten des zweiten Halbleitermaterials 54 im Mehrschichtstapel 64 (siehe 2) so ausgebildet, dass sie im Wesentlichen die gleiche Dicke aufweisen, so dass in der Verarbeitungsstufe der 9A und 9B alle Nanostrukturen 54 im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 im Wesentlichen die gleiche Form und die gleichen Abmessungen (z. B. TE, T) aufweisen. Im Beispiel der 9A und 9B sind die obere Fläche und die untere Fläche des mittleren Abschnitts jeder Nanostruktur 54 als ebene Flächen (z. B. ebene Flächen) dargestellt. Dies ist natürlich nur ein nicht einschränkendes Beispiel. In einigen Ausführungsformen sind die obere Fläche und die untere Fläche des mittleren Abschnitts jeder Nanostruktur 54 gekrümmt, z. B. gekrümmt in Richtung einer horizontalen Mittelachse der Nanostruktur 54. Darüber hinaus hat im Querschnitt von 9B jede der Nanostrukturen 54 eine Stadionform (kann auch als eine Rennbahnform, eine Scheibenwinkelform, eine Rundform oder eine Wurstkörperform bezeichnet werden). Im Querschnitt von 9B sind die Ecken jeder Nanostruktur 54 abgerundet (z. B. gebogen). In einigen Ausführungsformen liegt in der Verarbeitungsstufe der 9A und 9B die Höhe T zwischen ca. 3 nm und ca. 20 nm, die Höhe TE zwischen ca. 3 nm und ca. 35 nm, und der Unterschied zwischen TE und T (z. B. die Schichthöhenlücke) liegt zwischen ca. 0 nm und ca. 15 nm.
  • Da die Merkmalsgrößen in fortgeschrittenen Verarbeitungsknoten weiter schrumpfen, kann der Abstand zwischen benachbarten Nanostrukturen 54 so klein werden, dass es schwierig sein kann, Schichten (z. B. die dielektrische Gate-Schicht) um die Nanostrukturen 54 in der nachfolgenden Verarbeitung zu bilden. Durch die Bildung von hantelförmigen Nanostrukturen 54 wird der Abstand zwischen benachbarten Nanostrukturen 54 vergrößert, wodurch es einfacher wird, z. B. die dielektrische Gate-Schicht 122 (siehe 11A und 11B) um die Nanostrukturen 54 herum zu bilden. Da außerdem die Höhe T der Nanostrukturen 54, die die Kanalbereiche 93 der NSFET-Vorrichtung 100 bilden, reduziert ist, ist es einfacher, die NSFET-Vorrichtung 100 zu steuern (z. B. ein- oder auszuschalten), indem eine Gate-Steuerspannung an das in der nachfolgenden Verarbeitung gebildete Metallgate angelegt wird.
  • Als nächstes wird in den 10A und 10B eine Grenzflächenschicht 120 auf Oberflächen der Nanostrukturen 54 gebildet, die durch die Spalte 53 und die Vertiefungen 103 freigelegt sind. Die Grenzflächenschicht 120 kann auch auf Oberflächen der Finnen 90 gebildet werden, die durch die Lücken 53 freigelegt sind. In einigen Ausführungsformen ist die Grenzflächenschicht 120 ein dielektrisches Material, insbesondere eine Oxidschicht, die durch Oxidieren äußerer Bereiche (z. B. Oberflächenbereiche) der Nanostrukturen 54 (oder der Finnen 90) gebildet wird, und kann daher auch als Gate-Oxidschicht, als dielektrisches Grenzflächenmaterial oder als dielektrische Schicht bezeichnet werden. Mit anderen Worten, die Grenzflächenschicht 120 ist in einigen Ausführungsformen ein Oxid des zweiten Halbleitermaterials 54. Es ist zu beachten, dass in der dargestellten Ausführungsform die Finnen 90 und das zweite Halbleitermaterial 54 aus demselben Material (z. B. Silizium) bestehen, obwohl die Finnen 90 und das zweite Halbleitermaterial 54 in anderen Ausführungsformen aus unterschiedlichen Materialien bestehen können. Die Grenzflächenschicht 120 (z. B. eine Oxidschicht) kann aus Siliziumoxid (SiOx), Siliziumoxynitrid (SiOxNy), Siliziumgermaniumoxynitrid (SizGe(1-z)OxNy) oder dergleichen bestehen.
  • In einer Ausführungsform wird zur Bildung der Grenzflächenschicht 120 eine chemische Oxidation durch ein Nassätzverfahren unter Verwendung eines Oxidationsmittels wie SPM (einer Mischung aus H2SO4 und H2O2), SC1 (einer Mischung aus NH4OH und H2O2) oder ozondeionisiertem Wasser (einer Mischung aus O3 und entionisiertem Wasser) durchgeführt, um äußere Abschnitte der Nanostrukturen 54 und der Finnen 90 zu oxidieren. In einer anderen Ausführungsform wird zur Bildung der Grenzflächenschicht 120 eine thermische Oxidation durchgeführt, indem die Nanostrukturen 54 und die Finnen 90 in einer sauerstoffhaltigen Gasquelle behandelt (z. B. eingeweicht) werden, wobei die sauerstoffhaltige Gasquelle z. B. N2O, O2, ein Gemisch aus N2O und H2 oder ein Gemisch aus O2 und H2 umfasst. Die thermische Oxidation kann bei einer Temperatur zwischen etwa 500 °C und etwa 1000 °C durchgeführt werden. Es ist zu beachten, dass in der dargestellten Ausführungsform die Grenzflächenschicht 120 durch Umwandlung (z. B. Oxidation) der äußeren Abschnitte der Nanostruktur 54 und der Finnen 90 in ein Oxid gebildet wird, und daher wird die Grenzflächenschicht 120 selektiv auf den freiliegenden Oberflächen der Nanostrukturen 54 und der Finnen 90 gebildet und nicht über anderen Oberflächen, wie den Seitenwänden der inneren Abstandshalter 55 und der Gate-Abstandshalter 108.
  • In einigen Ausführungsformen ist in der Verarbeitungsstufe der 10A und 10B die Grenzflächenschicht 120 um die Nanostrukturen 54 konform und weist sowohl im ersten Vorrichtungsbereich 200 als auch im zweiten Vorrichtungsbereich 300 eine im Wesentlichen gleiche gleichmäßige Dicke auf. Beispielsweise sind in 10B der obere Abschnitt 120T (z.B. ein Abschnitt auf einer oberen Oberfläche der Nanostruktur 54) der Grenzflächenschicht 120, der untere Abschnitt 120L (z.B. ein Abschnitt auf einer unteren Oberfläche der Nanostruktur 54) der Grenzflächenschicht 120 und der Seitenwandabschnitt 120S (z.B, ein Abschnitt an einer Seitenwand der Nanostruktur 54) der Grenzflächenschicht 120 eine im Wesentlichen gleiche Dicke aufweisen, wobei die Dicke entlang einer Richtung senkrecht zur Außenfläche der Nanostruktur 54 am Ort der Messung gemessen wird.
  • Als Nächstes wird in den 11A und 11B eine dielektrische Gate-Schicht 122 (z. B. konform) auf der Grenzflächenschicht 120 (z. B. um die Nanostrukturen 54), entlang der Seitenwände der Gate-Abstandshalter 108 und entlang der oberen Fläche der ersten ILD 114 gebildet. Gemäß einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 122 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In einer beispielhaften Ausführungsform umfasst die Gate-Dielektrikumsschicht 122 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen kann die Gate-Dielektrikumsschicht 122 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon umfassen. Zum Beispiel kann das dielektrische Material mit hohem k-Wert HfO2, ZrO2, HfZrO, HfTiO, HfLaO, HfAlO, HfZrO, mit La dotiertes HfZrO (La:HfZrO), mit Al dotiertes HfZrO (Al:HfZrO) oder mit Ti dotiertes HfZrO (Ti:HfZrO) sein. Die Dicke der dielektrischen Gate-Schicht 122 kann zwischen etwa 8 Angström und etwa 50 Angström liegen. Die Herstellungsverfahren der Gate-Dielektrikum-Schichten 122 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In einer Ausführungsform werden die dielektrischen Gate-Schichten 122 durch ALD bei einer Temperatur zwischen etwa 200 °C und etwa 400 °C gebildet.
  • Als nächstes wird in den 12A und 12B eine optionale Keimschicht 124 (z. B. konform) auf der dielektrischen Gate-Schicht 122 ausgebildet. Die Keimschicht 124 ist in einigen Ausführungsformen ein dielektrischer Film oder ein Metallfilm (z. B. ein metallhaltiger Film). In einigen Ausführungsformen besteht der dielektrische Film der Keimschicht 124 aus SiO2, einem dielektrischen Material mit hohem k-Wert, wie TiO2, Al2O3, La2O3, Ga2O3, In2O3, ZnO, Nb2O5, MgO, oder Ta2O5, oder ähnlichem. In einigen Ausführungsformen wird der Metallfilm der Keimschicht 124 aus TiN, TiSiN, AIN, TiAlN, TaN oder dergleichen gebildet. Die Keimschicht 124 kann z. B. durch ALD oder CVD gebildet werden. Die Dicke der Keimschicht 124 kann zwischen etwa 0 Angström und etwa 30 Angström betragen. In einigen Ausführungsformen wird die Keimschicht 124 weggelassen. In einigen Ausführungsformen hilft die Keimschicht 124, das Oxidationsverhalten zu modulieren und die Dicke der Grenzflächenschicht 120 zu steuern, z. B. an den oberen Oberflächen der Nanostrukturen 54 während eines nachfolgenden Oxidationsprozesses. Darüber hinaus kann die Keimschicht 124 die Dickengleichmäßigkeit der Grenzflächenschicht 120 auf verschiedenen vertikalen Ebenen während des nachfolgenden Oxidationsprozesses verbessern.
  • Als nächstes wird in den 13A und 13B eine erste Hartmaskenschicht 126 auf der Keimschicht 124 oder auf der Gate-Dielektrikum-Schicht 122 gebildet, wenn die Keimschicht 124 weggelassen wird. Die erste Hartmaskenschicht 126 wird anschließend strukturiert, um eine strukturierte Hartmaskenschicht zu bilden, die den ersten Vorrichtungsbereich 200 vor einem nachfolgenden Oxidationsprozess abschirmt. Die erste Hartmaskenschicht 126 kann aus einem dielektrischen Material, einem Metallmaterial oder Silizium gebildet werden. Beispiele für dielektrische Materialien für die erste Hartmaskenschicht 126 umfassen TiO2, Al2O3, La2O3, Ga2O3, In2O3, ZnO, Nb2O5, MgO und Ta2O5. Beispiele für Metallmaterialien für die erste Hartmaskenschicht 126 umfassen TiN, TiSiN, AlN und TiAlN. In einigen Ausführungsformen wird die erste Hartmaskenschicht 126 aus demselben Material wie die Keimschicht 124 gebildet. In anderen Ausführungsformen wird die erste Hartmaskenschicht 126 aus einem anderen Material als die Keimschicht 124 gebildet. Die erste Hartmaskenschicht 126 kann z. B. durch ALD oder CVD gebildet werden. Im Beispiel der 13A und 13B füllt die erste Hartmaskenschicht 126 die Lücken 53 (siehe 12A und 12B) aus (z. B. vollständig) und bedeckt die Seitenwände und Böden der Vertiefungen 103. Eine Dicke der ersten Hartmaskenschicht 126 kann etwa 5 Angström oder mehr betragen. Die Obergrenze der Dicke der ersten Hartmaskenschicht 126 kann z. B. von der Breite der Vertiefungen 103 abhängen.
  • Als nächstes wird in den 14A und 14B eine strukturierte Maskenschicht 127 gebildet, um den ersten Vorrichtungsbereich 200 abzudecken und den zweiten Vorrichtungsbereich 300 freizulegen. In einigen Ausführungsformen wird die strukturierte Maskenschicht 127 durch Bilden einer Fotoresistschicht über dem ersten Vorrichtungsbereich 200 und dem zweiten Vorrichtungsbereich 300 gebildet. Die Fotoresistschicht wird dann strukturiert, so dass Abschnitte der Fotoresistschicht, die über dem zweiten Vorrichtungsbereich 300 angeordnet sind, entfernt werden. Wie in 14B dargestellt, wird die erste Hartmaskenschicht 126 im zweiten Vorrichtungsbereich 300 durch die strukturierte Maskenschicht 127 freigelegt, und die erste Hartmaskenschicht 126 im ersten Vorrichtungsbereich 200 wird durch die strukturierte Maskenschicht 127 abgedeckt. Man beachte, dass in 14A der Querschnitt entlang einer Längsachse einer Finne 90 im ersten Vorrichtungsbereich 200 dargestellt ist, so dass die strukturierte Maskenschicht 127 die erste Hartmaskenschicht 126 bedeckt. Obwohl nicht dargestellt, wird ein Fachmann leicht erkennen, dass der Querschnitt entlang einer Längsachse einer Finne 90 im zweiten Vorrichtungsbereich 300 ähnlich wie in 14A ist, jedoch ohne die strukturierte Maskenschicht 127.
  • Als nächstes wird in den 15A und 15B die erste Hartmaskenschicht 126 im zweiten Vorrichtungsbereich 300 entfernt. Wie in 15B dargestellt, kann ein geeigneter Ätzprozess durchgeführt werden, um die freiliegende erste Hartmaskenschicht 126 im zweiten Vorrichtungsbereich 300 zu entfernen, während die strukturierte Maskenschicht 127 den ersten Vorrichtungsbereich 200 vor dem Ätzprozess abschirmt (z. B. schützt). Der Ätzprozess kann ein Ätzmittel verwenden, das selektiv für das Material der ersten Hartmaskenschicht 126 ist (z. B. eine höhere Ätzrate aufweist). Nachdem die erste Hartmaskenschicht 126 entfernt wurde, kann die strukturierte Maskenschicht 127 (z. B. eine strukturierte Fotolackschicht) durch ein geeignetes Verfahren, z. B. Veraschung, entfernt werden. Es ist zu beachten, dass aufgrund der Entfernung der ersten Hartmaskenschicht 126 im zweiten Vorrichtungsbereich 300 Lücken 53 zwischen z. B. benachbarten Nanostrukturen 54 entstehen.
  • Als nächstes wird in den 16A und 16B eine optionale zweite Hartmaskenschicht 128 auf der ersten Hartmaskenschicht 126 im ersten Vorrichtungsbereich 200 und auf der Keimschicht 124 (oder auf der Gate-Dielektrikum-Schicht 122, wenn die Keimschicht 124 weggelassen wird) im zweiten Vorrichtungsbereich 300 ausgebildet. Die zweite Hartmaskenschicht 128 kann aus einem dielektrischen Material, einem Metallmaterial oder aus Silizium gebildet werden. Die zweite Hartmaskenschicht 128 kann aus demselben oder einem ähnlichen Material wie die erste Hartmaskenschicht 126 unter Verwendung desselben oder eines ähnlichen Herstellungsverfahrens ausgebildet werden, sodass Einzelheiten nicht wiederholt werden. Die Dicke der zweiten Hartmaskenschicht 128 kann zwischen etwa 0 Angström und etwa 50 Angström betragen. In einigen Ausführungsformen wird die zweite Hartmaskenschicht 128 weggelassen.
  • In der dargestellten Ausführungsform der 16A und 16B füllt die erste Hartmaskenschicht 126 im ersten Vorrichtungsbereich 200 die Lücken zwischen den Nanostrukturen 54 und zwischen den untersten Nanostrukturen 54 und den Finnen 90 vollständig aus. Daher erstreckt sich die zweite Hartmaskenschicht 128 entlang der Außenflächen der ersten Hartmaskenschicht 126 um die Nanostrukturen 54 herum. Im zweiten Vorrichtungsbereich 300 erstreckt sich die zweite Hartmaskenschicht 128 entlang der Außenflächen der Keimschicht 124 oder entlang der Außenflächen der dielektrischen Gate-Schicht 122, wenn die Keimschicht 124 nicht ausgebildet ist. Insbesondere in der Querschnittsansicht von 16B umgibt die zweite Hartmaskenschicht 128 im zweiten Vorrichtungsbereich 300 jede Nanostruktur 54 vollständig (z. B. in einem Vollkreis) und erstreckt sich in die Zwischenräume 53.
  • Als nächstes wird ein Oxidationsprozess 129 durchgeführt, um die Dicke der Grenzflächenschicht 120 (z. B. Gate-Oxidschicht) zu erhöhen, die die die Nanostrukturen 54 umgibt. Da der erste Vorrichtungsbereich 200 und der zweite Vorrichtungsbereich 300 eine unterschiedliche Anzahl von Hartmaskenschichten aufweisen (wobei die Hartmaskenschichten die Wirkung des Oxidationsprozesses auf die Nanostrukturen 54/Grenzflächenschicht 120 reduzieren), sind die Auswirkungen des Oxidationsprozesses auf die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 unterschiedlich, was zu unterschiedlichen Dicken der Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 führt. Details werden im Folgenden diskutiert.
  • In einigen Ausführungsformen ist der Oxidationsprozess ein Plasmaprozess (auch als Plasmaoxidationsprozess bezeichnet), der durch Behandlung der NSFET-Vorrichtung 100 (z. B. der Nanostrukturen 54) mit einem Plasma einer sauerstoffhaltigen Gasquelle durchgeführt wird. Die sauerstoffhaltige Gasquelle kann z. B. Sauerstoffgas (O2), Stickstoffoxidgas (N2O), ein Gemisch aus Stickstoffoxidgas (N2O) und Stickstoffgas (N2), ein Gemisch aus Sauerstoffgas (O2) und Stickstoffgas (N2), ein Gemisch aus Sauerstoffgas (N2) und einem Inertgas oder ein Gemisch aus Stickstoffoxidgas (N2O) und einem Inertgas sein, wobei das Inertgas z. B. Argon (Ar) oder Helium (He) sein kann. Die sauerstoffhaltige Gasquelle kann z. B. durch ein kapazitiv gekoppeltes Plasmasystem (CCP) oder ein induktiv gekoppeltes Plasmasystem (ICP) in ein Plasma gezündet werden, und die Nanostrukturen 54 werden dann durch das Plasma behandelt. In einigen Ausführungsformen liegt der Druck des Plasmaprozesses zwischen etwa 1 mTorr und etwa 10 Torr, und die Temperatur des Plasmaprozesses liegt zwischen Raumtemperatur und etwa 500 °C. In einigen Ausführungsformen wird die Dauer des Plasmaprozesses durch die Anforderungen (z. B. Dicke) der Grenzflächenschicht 120 bestimmt (z. B. eingestellt).
  • In einigen Ausführungsformen ist der Oxidationsprozess ein thermischer Prozess (auch als thermischer Oxidationsprozess bezeichnet), der durch Einweichen der NSFET-Vorrichtung 100 (z. B. der Nanostrukturen 54) in eine sauerstoffhaltige Gasquelle durchgeführt wird. In einer beispielhaften Ausführungsform ist die sauerstoffhaltige Gasquelle Ozon (O3)-Gas, und das Ozongas wird zugeführt, um mit der NSFET-Vorrichtung 100 für den thermischen Oxidationsprozess in Kontakt zu sein. In einigen Ausführungsformen liegt eine Temperatur des thermischen Oxidationsprozesses zwischen Raumtemperatur und etwa 500 °C. In einigen Ausführungsformen wird die Dauer des Plasmaprozesses durch die Anforderungen (z. B. die Dicke) der Grenzflächenschicht 120 bestimmt (z. B. eingestellt).
  • Das Oxidationsmittel (z.B. das Plasma der sauerstoffhaltigen Gasquelle oder die sauerstoffhaltige Gasquelle) des Oxidationsprozesses dringt in die Schichten (z.B. 128, 124, 122, 120) um die Nanostrukturen 54 im zweiten Vorrichtungsbereich 300 ein oder diffundiert durch sie hindurch und wandelt (z.B. oxidiert) äußere Abschnitte der Nanostrukturen 54 in ein Oxid des Materials der Nanostrukturen 54 um, wodurch die Dicke der Grenzflächenschicht 120 im zweiten Vorrichtungsbereich 300 erhöht wird. Da die äußeren Abschnitte der Nanostrukturen 54 im zweiten Vorrichtungsbereich 300 in ein Oxid umgewandelt werden, wird die Höhe der Nanostrukturen 54 (z. B. die verbleibenden nicht oxidierten Abschnitte des Halbleitermaterials der Nanostruktur 54) im zweiten Vorrichtungsbereich 300 verringert, was im Folgenden unter Bezugnahme auf 17B im Detail erläutert wird.
  • Es ist zu beachten, dass die Nanostrukturen 54 im ersten Vorrichtungsbereich 200 durch mehr (z. B. dickere) Hartmaskenschichten (z. B. 126 und 128) abgeschirmt (abgedeckt) sind als die Nanostrukturen 54 im zweiten Vorrichtungsbereich 300, und daher kann das Oxidationsmittel des Oxidationsprozesses die Nanostrukturen 54 im ersten Vorrichtungsbereich 200 nicht erreichen oder teilweise durch die Hartmaskenschichten blockiert werden. Infolgedessen kann die Dicke der Grenzflächenschicht 120 um die Nanostrukturen 54 im ersten Vorrichtungsbereich 200 vor und nach dem Oxidationsprozess unverändert bleiben oder um einen geringeren Betrag zunehmen als die der Grenzflächenschicht 120 im zweiten Vorrichtungsbereich 300. Bei Ausführungsformen, bei denen die zweite Hartmaskenschicht 128 weggelassen wird, sind die unterschiedlichen Auswirkungen des Oxidationsprozesses auf die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 ähnlich wie oben beschrieben und werden daher nicht wiederholt. In der nachfolgenden Diskussion kann die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 auch als Grenzflächenschicht 120A bezeichnet werden, und die Grenzflächenschicht 120 im zweiten Vorrichtungsbereich 300 kann auch als Grenzflächenschicht 120B bezeichnet werden.
  • Als Nächstes werden in den 17A und 17B nach Beendigung des Oxidationsprozesses die zweite Hartmaskenschicht 128, die erste Hartmaskenschicht 126 und die Keimschicht 124 entfernt, und die dielektrische Gate-Schicht 122 wird freigelegt. In einigen Ausführungsformen können ein oder mehrere Ätzprozesse durchgeführt werden, um die zweite Hartmaskenschicht 128, die erste Hartmaskenschicht 126 und die Keimschicht 124 zu entfernen. Der eine oder mehrere Ätzprozesse können selektiv sein, so dass die zweite Hartmaskenschicht 128, die erste Hartmaskenschicht 126 und die Keimschicht 124 entfernt werden, ohne andere Materialien der NSFET-Vorrichtung 100, wie die Nanostrukturen 54, anzugreifen. In einigen Ausführungsformen wird der Ätzvorgang mit einem geeigneten Ätzmittel wie SCI, SC2 (einer Mischung aus HCl, H2O2 und entionisiertem Wasser) oder verdünnter Flusssäure (dHF) durchgeführt.
  • In 17B sind die Nanostrukturen 54 über den Finnen 90 mit 54A, 54B und 54C beschriftet, um die Nanostrukturen 54 auf verschiedenen vertikalen Ebenen zu unterscheiden (z. B. unterschiedliche Abstände von der Hauptoberfläche 50U des Substrats 50). Wie oben erwähnt, werden nach dem Oxidationsprozess die Höhen der Nanostrukturen 54 in der zweiten Vorrichtungsbereich 300 reduziert. Die Höhen der Nanostrukturen 54 im ersten Vorrichtungsbereich 200 können unverändert bleiben oder um einen geringeren Betrag reduziert werden als die im zweiten Vorrichtungsbereich 300.
  • In einigen Ausführungsformen hat der Oxidationsprozess unterschiedliche Auswirkungen auf die Dicke der Grenzflächenschicht 120 (z. B. 120A, 120B) in verschiedenen vertikalen Ebenen. In einer Ausführungsform nimmt die Dicke (z. B. die durchschnittliche Dicke) der Grenzflächenschicht 120B um die Nanostrukturen 54 (z. B. 54A, 54B und 54C) im zweiten Vorrichtungsbereich 300 entlang der vertikalen Richtung Z in 17B zu, wobei die vertikale Richtung Z senkrecht zur oberen Hauptoberfläche 50U des Substrats 50 ist und vom Substrat 50 weg zeigt. Mit anderen Worten, eine Nanostruktur (z. B. 54C), die weiter vom Substrat 50 entfernt ist, hat eine dickere Grenzflächenschicht 120B als eine Nanostruktur (z. B. 54A), die näher am Substrat 50 liegt. Dies kann durch die Anisotropie des Oxidationsprozesses verursacht werden. Zum Beispiel kann während des Plasmaoxidationsprozesses mehr Plasma die Nanostruktur (z. B. 54C) in höheren vertikalen Ebenen erreichen. In einigen Ausführungsformen kann der Unterschied zwischen den Dicken der Grenzflächenschicht 120B um die Nanostrukturen (54A, 54B und 54C) auf verschiedenen vertikalen Ebenen zwischen etwa 0 Angström und etwa 15 Angström in der zweiten Vorrichtungsbereich 300 liegen.
  • In einigen Ausführungsformen kann aufgrund der Anisotropie des Oxidationsprozesses die Dicke der Grenzflächenschicht 120 (z. B. 120A, 120B) um eine Nanostruktur 54 (z. B. 54C, 54B oder 54A) an verschiedenen Stellen variieren. Zum Beispiel kann der obere Abschnitt 120T der Grenzflächenschicht 120B (z.B. ein Abschnitt entlang der oberen Oberfläche der Nanostruktur 54) dicker sein als der Seitenwandabschnitt 120S der Grenzflächenschicht 120B (z.B. ein Abschnitt entlang der Seitenwand der Nanostruktur 54), und der Seitenwandabschnitt 120S kann dicker sein als der untere Abschnitt 120L der Grenzflächenschicht 120B (z.B. ein Abschnitt entlang der unteren Oberfläche der Nanostruktur 54). In einigen Ausführungsformen kann der Unterschied zwischen den Dicken des oberen Abschnitts 120T, des Seitenwandabschnitts 120S und des unteren Abschnitts 120L derselben Nanostruktur 54 in der zweiten Vorrichtungsbereich 300 zwischen etwa 0 Angström und etwa 15 Angström betragen. Aus diesem Grund wird in der Diskussion hier gesagt, wenn die Dicke der Grenzflächenschicht 120 um eine erste Nanostruktur (z.B. 54C) dicker ist als die Dicke der Grenzflächenschicht 120 um eine zweite Nanostruktur (z.B., 54A), bedeutet es, dass die durchschnittliche Dicke (z.B. ein Durchschnitt der Dicken der Abschnitte 120T, 120S und 120L) der Grenzflächenschicht 120 um die erste Nanostruktur dicker ist als die durchschnittliche Dicke der Grenzflächenschicht 120 um die zweite Nanostruktur. Zusätzlich oder alternativ kann es bedeuten, dass ein bestimmter Abschnitt (z. B. 120T, 120S oder 120L) der Grenzflächenschicht 120 um die erste Nanostruktur dicker ist als der gleiche Abschnitt (z. B. 120T, 120S oder 120L) der Grenzflächenschicht 120 um die zweite Nanostruktur.
  • In einigen Ausführungsformen können die Höhen (z. B. T1, T2, T3) der Nanostrukturen 54 im zweiten Vorrichtungsbereich 300 entlang der vertikalen Richtung Z (z. B. T1<T2<T3) in 17B abnehmen, wobei die Höhen entlang der vertikalen Richtung Z zwischen der oberen Oberfläche und der unteren Oberfläche (des nicht oxidierten Teils) der Nanostruktur 54 gemessen werden. Beispielsweise ist die Höhe T1 der Nanostruktur 54C kleiner als die Höhe T3 der Nanostruktur 54A, da mehr Oberflächenabschnitte der Nanostruktur 54C in die Grenzflächenschicht 120B umgewandelt (z. B. oxidiert) werden. Ein Unterschied zwischen den Höhen der Nanostrukturen 54 auf verschiedenen vertikalen Ebenen in der zweiten Vorrichtungsbereich 300 kann zwischen etwa 0 nm und etwa 6 nm betragen.
  • Wie oben beschrieben, hat der Oxidationsprozess aufgrund der Abschirmung des ersten Vorrichtungsbereichs 200 durch dickere Hartmaskenschichten (z. B. 128 und 126) beim Oxidationsprozess eine reduzierte Wirkung auf die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 oder hat keine Wirkung auf die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200, wenn die Hartmaskenschichten (z. B. 128 und 126) das Oxidationsmittel des Oxidationsprozesses vollständig abschirmen. Infolgedessen ist die Grenzflächenschicht 120A auf einer bestimmten vertikalen Ebene (z. B. um die Nanostruktur 54C) im ersten Vorrichtungsbereich 200 dünner als die Grenzflächenschicht 120B auf der gleichen vertikalen Ebene (z. B. um die Nanostruktur 54C) im zweiten Vorrichtungsbereich 300. Umgekehrt ist die Höhe einer Nanostruktur (z. B. 54C) auf einer bestimmten vertikalen Ebene im ersten Vorrichtungsbereich 200 größer als die Höhe einer Nanostruktur (z. B. 54C) auf der gleichen vertikalen Ebene im zweiten Vorrichtungsbereich 300. Hier wird der Ausdruck „das gleiche vertikale Ebene“ verwendet, um zwei Nanostrukturen (z. B. 54C) zu beschreiben, die denselben vertikalen Abstand vom Substrat aufweisen, sich aber in verschiedenen Vorrichtungsbereichen (z. B. 200, 300) befinden, wobei der vertikale Abstand zwischen einer horizontalen Mittelachse der Nanostruktur und einer oberen Hauptoberfläche des Substrats liegt. In einigen Ausführungsformen beträgt ein Unterschied zwischen den Höhen der Nanostrukturen 54 (z. B. auf der gleichen vertikalen Ebene) in der ersten Vorrichtungsbereich 200 und der zweiten Vorrichtungsbereich 300 zwischen etwa 0 nm und etwa 6 nm. In einigen Ausführungsformen liegt ein Unterschied zwischen den Dicken der Grenzflächenschichten 120A und 120B (z.B. auf der gleichen vertikalen Ebene) im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 zwischen etwa 0 Angström und etwa 30 Angström. In einigen Ausführungsformen, bei denen der Oxidationsprozess keinen Einfluss auf die Grenzflächenschicht 120 im ersten Vorrichtungsbereich 200 hat, haben alle Nanostrukturen 54 im ersten Vorrichtungsbereich 200 die gleiche Höhe T, die größer ist als die Höhen der Nanostrukturen 54 im zweiten Vorrichtungsbereich 300 (z.B., T>T3>T2>T1), und die Dicken der Grenzflächenschicht 120A um alle Nanostrukturen 54 im ersten Vorrichtungsbereich 200 haben einen gleichen Wert, der kleiner ist als die kleinste Dicke der Grenzflächenschicht 120B um alle Nanostrukturen 54 im zweiten Vorrichtungsbereich 300. In einigen Ausführungsformen ist der Schichthöhenabstand der Nanostrukturen 54 in der ersten Vorrichtungsbereich 200 kleiner als der Schichthöhenabstand der Nanostrukturen 54 in der zweiten Vorrichtungsbereich 300. In einigen Ausführungsformen liegt die Differenz zwischen dem Schichthöhenabstand der Nanostrukturen 54 im ersten Vorrichtungsbereich 200 und dem Schichthöhenabstand der Nanostrukturen 54 im zweiten Vorrichtungsbereich 300 zwischen etwa 0 nm und etwa 10 nm.
  • In einigen Ausführungsformen sind die Dicken der dielektrischen Gate-Schicht 122 (z. B. entlang der Seitenwände der Gate-Abstandshalter 108 und entlang der Nanostrukturen 54) im ersten Vorrichtungsbereich 200 und in den zweiten Vorrichtungsbereichen 300 im Wesentlichen gleich, wobei der Unterschied zwischen den Dicken zwischen etwa 0 Angström und etwa 5 Angström liegt. In einigen Ausführungsformen sind die Zusammensetzungen (z. B. der Atomprozentsatz von Stickstoff und Sauerstoff) der den Vertiefungen 103 zugewandten Seitenwände der Gate-Abstandshalter 108 im ersten Vorrichtungsbereich 200 und in den zweiten Vorrichtungsbereichen 300 unterschiedlich, was durch die unterschiedliche Menge an Oxidationsmittel verursacht werden kann, die die Gate-Abstandshalter 108 (z. B. aufgrund der unterschiedlichen Anzahl der verwendeten Hartmaskenschichten) während des Oxidationsprozesses erreicht. Beispielsweise kann sich durch den Oxidationsprozess die Zusammensetzung des Gate-Abstandshalters 108 von einer nitridreichen Zusammensetzung zu einer sauerstoffreichen Zusammensetzung ändern. Infolgedessen kann der Gate-Abstandshalter 108 im ersten Vorrichtungsbereich 200 nach dem Oxidationsprozess einen höheren Atomprozentsatz an Stickstoff und einen niedrigeren Atomprozentsatz an Sauerstoff aufweisen als der Gate-Abstandshalter 108 im zweiten Vorrichtungsbereich 300, da der erste Vorrichtungsbereich 200 während des Oxidationsprozesses durch dickere Hartmaskenschicht(en) (z. B. 128 und 126) abgeschirmt wird. Darüber hinaus können bei nachfolgenden Ätzprozessen zum Entfernen der Hartmaskenschichten die Gate-Abstandshalter 108 im zweiten Vorrichtungsbereich 300, der eine höhere atomare Konzentration von Sauerstoff aufweist, leichter beschädigt (z. B. geätzt) werden als der Gate-Abstandshalter 108 im ersten Vorrichtungsbereich 200, und daher kann im Endprodukt der NSFET-Vorrichtung 100 eine Dicke des Gate-Abstandshalters 108 im ersten Vorrichtungsbereich 200 größer sein als eine Dicke des Gate-Abstandshalters 108 im zweiten Vorrichtungsbereich 300.
  • Neben der Verwendung einer unterschiedlichen Anzahl von Hartmaskenschichten (z. B. 126, 128) für den ersten Vorrichtungsbereich 200 und den zweiten Vorrichtungsbereich 300, um unterschiedliche Dicken für die Grenzflächenschichten 120 (z. B. 120A, 120B) (z. B. Gate-Oxidschicht) zu erreichen, sind auch andere Möglichkeiten zur Modulation (z. B. Änderung) der Dicke der Grenzflächenschicht 120 möglich. Beispielsweise kann die Keimschicht 124 so ausgebildet werden, dass sie im ersten Vorrichtungsbereich 200 und im zweiten Vorrichtungsbereich 300 unterschiedliche Dicken aufweist. Die Keimschicht 124 kann als eine weitere harte Maskenschicht fungieren, um die Dicke der Grenzflächenschicht 120 zu beeinflussen. Beispielsweise kann die Keimschicht 124 helfen, die Dicke des oberen Teils 120T der Grenzflächenschicht 120 zu steuern. Die Keimschicht 124 kann auch die Dickengleichmäßigkeit der Grenzflächenschicht 120 auf verschiedenen vertikalen Ebenen erhöhen. Um unterschiedliche Dicken der Keimschicht 124 zu erreichen, kann eine erste strukturierte Maskenschicht (z. B. eine strukturierte Fotoresistschicht) verwendet werden, um den ersten Vorrichtungsbereich 200 zu bedecken, während die Keimschicht 124 im zweiten Vorrichtungsbereich 300 mit einer ersten Dicke ausgebildet wird. Anschließend wird die erste strukturierte Maskenschicht entfernt, und eine zweite strukturierte Maskenschicht kann gebildet werden, um den zweiten Vorrichtungsbereich 300 abzudecken, während die Keimschicht 124 im ersten Vorrichtungsbereich 200 mit einer zweiten Dicke gebildet wird. Andere Verfahren zur Erzielung unterschiedlicher Dicken für die Keimschicht 124 sind möglich und sollen vollständig in den Anwendungsbereich der vorliegenden Offenbarung einbezogen werden. Als weiteres Beispiel zur Erzielung unterschiedlicher Dicken für die Grenzflächenschichten 120 können auch die Parameter des Oxidationsprozesses, wie die Temperatur, die Flussrate oder die HF-Leistung für den Plasmaprozess, angepasst werden, um unterschiedliche Dicken für die Grenzflächenschichten 120A/120B in verschiedenen Vorrichtungsbereichen (z. B. 200 und 300) zu erzielen. Dadurch, dass verschiedene Vorrichtungsbereichen (z. B. 200, 300) unterschiedliche Dicken für das Gate-Oxid 120 aufweisen können, können der Leckstrom und der Leistungsverbrauch verschiedener Vorrichtungsbereichen so abgestimmt werden, dass unterschiedliche Leistungsziele erreicht werden, wodurch eine verbesserte Leistung und Vielfältigkeit bei der Konstruktion der NSFET-Vorrichtung 100 ermöglicht wird.
  • Als nächstes wird in den 18A und 18B die Gate-Elektrode 130 über und um die Gate-Dielektrikum-Schicht 122 herum abgeschieden und füllt die Lücken 53 und die verbleibenden Abschnitte der Vertiefungen 103. Die Gate-Elektrode 130 kann ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder mehrere Lagen davon enthalten. Obwohl beispielsweise eine einlagige Gate-Elektrode 130 dargestellt ist, kann die Gate-Elektrode 130 eine beliebige Anzahl von Liner-Schichten (z. B. Barriereschichten), eine beliebige Anzahl von Arbeitsfunktionsabstimmungsschichten und ein Füllmaterial aufweisen. Nachdem die Gate-Elektrode 130 gebildet wird, kann ein Planarisierungsprozess, wie z. B. ein CMP, durchgeführt werden, um überschüssige Abschnitte der dielektrischen Gate-Schicht 122 und der Gate-Elektrode 130 zu entfernen, wobei sich diese überschüssigen Teile über der oberen Oberfläche der ersten ILD 114 befinden. Die verbleibenden Abschnitte der Gate-Elektrode 130, die verbleibenden Abschnitte der dielektrischen Gate-Schicht 122 und die Grenzflächenschicht 120 bilden somit Ersatzgates der resultierenden NSFET-Vorrichtung 100. Jede Gate-Elektrode 130 und die entsprechende Grenzflächenschicht 120 und die dielektrische Gate-Schicht 122 können zusammen als Gate-Stapel, Ersatz-Gatestruktur oder Metall-Gatestruktur bezeichnet werden. Jeder Gate-Stapel erstreckt sich über und um die jeweiligen Nanostrukturen 54.
  • Zur Fertigstellung der NSFET-Vorrichtung 100 können weitere Arbeitsschritte durchgeführt werden, wie ein Fachmann leicht erkennen kann. Zum Beispiel kann eine zweite ILD über der ersten ILD 114 abgeschieden werden. Ferner können Gate-Kontakte und Source/Drain-Kontakte durch die zweite ILD und/oder die erste ILD 114 hindurch ausgebildet werden, um eine elektrische Verbindung mit der Gate-Elektrode 130 bzw. den Source/Drain-Bereichen 112 herzustellen.
  • Die 19A und 19B sind Querschnittsansichten einer Nanostruktur-Feldeffekttransistor-Vorrichtung (NSFET-Bauelement 100A) in einem bestimmten Stadium der Herstellung gemäß einer Ausführungsform. Die NSFET-Vorrichtung 100A kann durch ähnliche Verarbeitungsschritte für die NSFET-Vorrichtung 100 gebildet werden, wobei jedoch die dielektrische Gate-Schicht 122 nach dem Oxidationsprozess und nach dem Entfernen der harten Maskenschichten (z. B. 126, 128) und der Keimschicht 124 gebildet wird. Die 19A und 19B zeigen Querschnittsansichten der NSFET-Vorrichtung 100A während des Oxidationsprozesses 129. Der Oxidationsprozess ist der gleiche oder ein ähnlicher wie der Oxidationsprozess für die NSFET-Vorrichtung 100, daher werden Details nicht wiederholt. Es ist zu beachten, dass die dielektrische Gate-Schicht 122 während der Verarbeitung der 19A und 19B noch nicht ausgebildet ist.
  • Insbesondere werden zur Bildung der NSFET-Vorrichtung 100A die Verarbeitungsschritte in den 2, 3A, 3B, 4A, 4B, 5A-5C, 6A-6C, 7A-7C, 8A, 8B, 9A, 9B, 10A, 10B, durchgeführt. Die Verarbeitung in den 11A und 11B (Bildung der Gate-Dielektrikumsschicht 122) wird übersprungen. Als nächstes werden die Verarbeitungsschritte in den 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B durchgeführt, jedoch ohne die Ausbildung der Gate-Dielektrikumsschicht 122. Als nächstes wird der Oxidationsprozess der 19A und 19B durchgeführt. Als nächstes werden die harten Maskenschichten (z. B. 128, 126) und die Keimschicht 124 entfernt, um die Grenzflächenschicht 120 freizulegen, und die Gate-Dielektrikum-Schicht 122 wird auf der freigelegten Grenzflächenschicht 120, entlang der Seitenwände der Gate-Abstandshalter 108 und entlang der oberen Fläche der ersten ILD 114 gebildet, wie in den 17A und 17B dargestellt. Als nächstes wird die Gate-Elektrode 130 gebildet, wie in den 18A und 18B dargestellt.
  • Variationen der offenbarten Ausführungsformen sind möglich und sollen vollständig im Umfang der vorliegenden Offenbarung enthalten sein. Zum Beispiel ist bei den NSFET-Vorrichtungen 100 und 100A die zweite Hartmaskenschicht 128 optional und kann weggelassen werden. Darüber hinaus ist die Keimschicht 124 optional und kann weggelassen werden. Als weiteres Beispiel kann je nach Art des gebildeten Bauelements (z. B. n-Typ- oder p-Typ-Bauelement) das zweite Halbleitermaterial 54 entfernt werden, und das erste Halbleitermaterial 52 kann verbleiben, um die Nanostrukturen zu bilden, die als die Kanalbereiche der gebildeten NSFET-Vorrichtung fungieren. In Ausführungsformen, bei denen das erste Halbleitermaterial 52 verbleibt, um die Nanostrukturen zu bilden, werden innere Abstandshalter in Seitenwandvertiefungen des zweiten Halbleitermaterials 54 gebildet, bevor das zweite Halbleitermaterial 54 entfernt wird, wie ein Fachmann leicht erkennen kann.
  • zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. Es sollte verstanden werden, dass die in gezeigte Ausführungsmethode lediglich ein Beispiel für viele mögliche Ausführungsmethoden ist. Ein Fachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Beispielsweise können verschiedene Schritte, wie in dargestellt, hinzugefügt, entfernt, ersetzt, neu angeordnet oder wiederholt werden.
  • Bezugnehmend auf 20 werden in Block 1010 erste Nanostrukturen über einer ersten Finne und zweite Nanostrukturen über einer zweiten Finne gebildet, wobei die erste Finne und die zweite Finne über ein Substrat herausragen, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken. In Block 1020 wird ein dielektrisches Grenzflächenmaterial um die ersten Nanostrukturen und um die zweite Nanostruktur ausgebildet. In Block 1030 wird eine erste harte Maskenschicht über der ersten Finne, aber nicht über der zweiten Finne ausgebildet, wobei die erste harte Maskenschicht das dielektrische Grenzflächenmaterial um die ersten Nanostrukturen abdeckt, wobei das dielektrische Grenzflächenmaterial um die zweiten Nanostrukturen durch die erste harte Maskenschicht freigelegt wird. In Block 1040 wird nach dem Ausbilden der ersten Hartmaskenschicht ein Oxidationsprozess durchgeführt, wobei eine Dicke des dielektrischen Grenzflächenmaterials um die zweiten Nanostrukturen nach dem Oxidationsprozess erhöht ist. In Block 1050 wird die erste harte Maskenschicht nach der Durchführung des Oxidationsprozesses entfernt.
  • Ausführungsformen können Vorteile erzielen. Die offenbarten Ausführungsformen ermöglichen unterschiedliche Dicken für das Gate-Oxid in verschiedenen Vorrichtungsbereichen einer Halbleitervorrichtung. Dadurch können Bauelemente mit unterschiedlichen Leistungszielen, wie z. B. Leckstrom und Leistungsverbrauch, in verschiedenen Vorrichtungsbereichen einer gleichen Halbleitervorrichtung gebildet werden. Die offenbarten Ausführungsformen bieten verschiedene Möglichkeiten, die Gate-Oxiddicke in verschiedenen Vorrichtungsbereichen zu modulieren, z. B. durch Ändern der Anzahl der Hartmaskenschichten, Bilden oder Nichtbilden der Keimschichten 124 und Anpassen der Oxidationsprozessbedingungen. Zu den Vorteilen der Bildung der Keimschicht 124 gehören die Möglichkeit, die Dicke des Gate-Oxids an den oberen Oberflächen der Nanostrukturen 54 einzustellen, sowie eine verbesserte Dickengleichmäßigkeit des Gate-Oxids auf verschiedenen vertikalen Ebenen.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung Ausbilden von ersten Nanostrukturen über einer ersten Finne in einem ersten Vorrichtungsbereich der Halbleitervorrichtung, wobei die erste Finne über ein Substrat hinausragt; Ausbilden von zweiten Nanostrukturen über einer zweiten Finne in einem zweiten Vorrichtungsbereich der Halbleitervorrichtung, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken; Ausbilden eines dielektrischen Materials um die ersten Nanostrukturen und um die zweiten Nanostrukturen; Ausbilden einer ersten harten Maskenschicht in dem ersten Vorrichtungsbereich um die ersten Nanostrukturen und in dem zweiten Vorrichtungsbereich um die zweiten Nanostrukturen; Entfernen der ersten harten Maskenschicht von dem zweiten Vorrichtungsbereich nach dem Ausbilden der ersten harten Maskenschicht; und nach dem Entfernen der ersten harten Maskenschicht von dem zweiten Vorrichtungsbereich, Erhöhen einer ersten Dicke des dielektrischen Materials um die zweiten Nanostrukturen durch Ausführen eines Oxidationsprozesses. In einer Ausführungsform bleibt eine zweite Dicke des dielektrischen Materials um die ersten Nanostrukturen vor und nach dem Oxidationsprozess unverändert oder wird durch den Oxidationsprozess weniger stark erhöht als die erste Dicke des dielektrischen Materials um die zweiten Nanostrukturen. In einer Ausführungsform ist das dielektrische Material ein Oxid des Halbleitermaterials. In einer Ausführungsform wandelt der Oxidationsprozess äußere Abschnitte der zweiten Nanostrukturen in das dielektrische Material um, wobei die erste Hartmaskenschicht die ersten Nanostrukturen vor dem Oxidationsprozess abschirmt. In einer Ausführungsform umfasst die Durchführung des Oxidationsprozesses das Einweichen der ersten Nanostrukturen und der zweiten Nanostrukturen in eine Gasquelle, die Ozon umfasst. In einer Ausführungsform ist der Oxidationsprozess ein Plasmaprozess. In einer Ausführungsform umfasst das Durchführen des Oxidationsprozesses: Zünden einer Gasquelle zu einem Plasma, wobei die Gasquelle Sauerstoffgas, Stickstoffoxidgas, eine Mischung aus Stickstoffoxidgas und Stickstoffgas, eine Mischung aus Sauerstoffgas und Stickstoffgas, eine Mischung aus Sauerstoffgas und einem Inertgas oder eine Mischung aus Stickstoffoxidgas und einem Inertgas umfasst; und Behandeln der ersten Nanostrukturen und der zweiten Nanostrukturen mit dem Plasma. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden der ersten harten Maskenschicht das Ausbilden eines dielektrischen Gate-Materials mit hohem k-Wert auf dem dielektrischen Material. In einer Ausführungsform umfasst das Verfahren ferner nach dem Ausbilden des dielektrischen Gate-Materials mit hohem k-Wert und vor dem Bilden der ersten Hartmaskenschicht das Bilden einer Keimschicht auf dem dielektrischen Gate-Material mit hohem k-Wert. In einer Ausführungsform umfasst das Verfahren ferner nach dem Entfernen der ersten Hartmaskenschicht von dem zweiten Vorrichtungsbereich und vor dem Erhöhen der ersten Dicke des dielektrischen Materials das Bilden einer zweiten Hartmaskenschicht in dem ersten Vorrichtungsbereich auf der ersten Hartmaskenschicht und in dem zweiten Vorrichtungsbereich um die zweiten Nanostrukturen. In einer Ausführungsform umfasst das Verfahren ferner nach der Erhöhung der ersten Dicke des dielektrischen Materials Folgendes: Entfernen der ersten Hartmaskenschicht von dem ersten Vorrichtungsbereich; und Bilden einer Gate-Elektrode um die ersten Nanostrukturen und um die zweiten Nanostrukturen herum. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Entfernen der ersten harten Maskenschicht von dem ersten Vorrichtungsbereich und vor dem Bilden der Gate-Elektrode, das Bilden eines dielektrischen Gate-Materials mit hohem k-Wert um die ersten Nanostrukturen und um die zweiten Nanostrukturen herum.
  • In einer Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Bilden von ersten Nanostrukturen über einer ersten Finne und Bilden von zweiten Nanostrukturen über einer zweiten Finne, wobei die erste Finne und die zweite Finne über ein Substrat herausragen, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken; Bilden eines dielektrischen Grenzflächenmaterials um die ersten Nanostrukturen und um die zweiten Nanostrukturen herum; Ausbilden einer ersten harten Maskenschicht über der ersten Finne, aber nicht über der zweiten Finne, wobei die erste harte Maskenschicht das dielektrische Grenzflächenmaterial um die ersten Nanostrukturen herum bedeckt, wobei das dielektrische Grenzflächenmaterial, das die zweiten Nanostrukturen umgibt, durch die erste harte Maskenschicht freigelegt wird; nach dem Ausbilden der ersten harten Maskenschicht, Durchführen eines Oxidationsprozesses, wobei eine Dicke des dielektrischen Grenzflächenmaterials, das die zweiten Nanostrukturen umgibt, nach dem Oxidationsprozess erhöht ist; und Entfernen der ersten harten Maskenschicht nach dem Durchführen des Oxidationsprozesses. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Entfernen der ersten harten Maskenschicht, das Bilden einer Gate-Elektrode um die ersten Nanostrukturen und um die zweiten Nanostrukturen. In einer Ausführungsform ist das dielektrische Grenzflächenmaterial ein Oxid des ersten Halbleitermaterials, wobei der Oxidationsprozess äußere Abschnitte der zweiten Nanostrukturen in das Oxid des ersten Halbleitermaterials umwandelt. In einer Ausführungsform umfasst die Durchführung des Oxidationsprozesses das Einweichen der ersten Nanostrukturen und der zweiten Nanostrukturen in eine sauerstoffhaltige Gasquelle. In einer Ausführungsform umfasst das Durchführen des Oxidationsprozesses das Behandeln der ersten Nanostrukturen und der zweiten Nanostrukturen unter Verwendung eines Plasmas einer sauerstoffhaltigen Gasquelle.
  • In einer Ausführungsform umfasst ein Halbleitervorrichtung eine erste Finne und eine zweite Finne, die über ein Substrat herausragen; erste Nanostrukturen und zweite Nanostrukturen über der ersten Finne bzw. der zweiten Finne, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer Hauptoberfläche des Substrats erstrecken; eine erste dielektrische Grenzflächenschicht, die die ersten Nanostrukturen umgibt, und eine zweite dielektrische Grenzflächenschicht, die die zweiten Nanostrukturen umgibt, wobei die zweite dielektrische Grenzflächenschicht, die die Nanostrukturen umgibt, dicker ist als die erste dielektrische Grenzflächenschicht, die die ersten Nanostrukturen umgibt; eine dielektrische Gate-Schicht auf der ersten dielektrischen Grenzflächenschicht, die die ersten Nanostrukturen umgibt, und auf der zweiten dielektrischen Grenzflächenschicht, die die zweiten Nanostrukturen umgibt; und eine Gate-Elektrode um die ersten Nanostrukturen und um die zweiten Nanostrukturen herum. In einer Ausführungsform umfassen die erste dielektrische Grenzflächenschicht und die zweite dielektrische Grenzflächenschicht ein Oxid des ersten Halbleitermaterials. In einer Ausführungsform weist eine erste Nanostruktur der ersten Nanostrukturen eine erste Höhe auf, gemessen zwischen einer oberen Oberfläche der ersten Nanostruktur, die von dem Substrat entfernt ist, und einer unteren Oberfläche der ersten Nanostruktur, die dem Substrat zugewandt ist, und eine zweite Nanostruktur der zweiten Nanostrukturen weist eine zweite Höhe auf, gemessen zwischen einer oberen Oberfläche der zweiten Nanostruktur, die von dem Substrat entfernt ist, und einer unteren Oberfläche der zweiten Nanostruktur, die dem Substrat zugewandt ist, wobei die erste Höhe größer ist als die zweite Höhe, wobei die erste Nanostruktur und die zweite Nanostruktur den gleichen vertikalen Abstand von dem Substrat haben.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich bewusst sein, dass er die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/078453 [0001]

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden erster Nanostrukturen über einer ersten Finne in einem ersten Vorrichtungsbereich der Halbleitervorrichtung, wobei die erste Finne über ein Substrat herausragt; Bilden zweiter Nanostrukturen über einer zweiten Finne in einem zweiten Vorrichtungsbereich der Halbleitervorrichtung, wobei die zweite Finne über das Substrat hinausragt, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken; Ausbilden eines dielektrischen Materials um die ersten Nanostrukturen und um die zweiten Nanostrukturen; Ausbilden einer ersten harten Maskenschicht in dem ersten Vorrichtungsbereich um die ersten Nanostrukturen und in dem zweiten Vorrichtungsbereich um die zweiten Nanostrukturen; Entfernen der ersten harten Maskenschicht von dem zweiten Vorrichtungsbereich nach dem Ausbilden der ersten harten Maskenschicht; und nach dem Entfernen der ersten harten Maskenschicht von dem zweiten Vorrichtungsbereich, Erhöhen einer ersten Dicke des dielektrischen Materials um die zweiten Nanostrukturen durch Ausführen eines Oxidationsprozesses.
  2. Verfahren nach Anspruch 1, wobei eine zweite Dicke des dielektrischen Materials um die ersten Nanostrukturen vor und nach dem Oxidationsprozess unverändert bleibt oder durch den Oxidationsprozess weniger stark erhöht wird als die erste Dicke des dielektrischen Materials um die zweiten Nanostrukturen.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das dielektrische Material ein Oxid des Halbleitermaterials ist.
  4. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei der Oxidationsprozess äußere Abschnitte der zweiten Nanostrukturen in das dielektrische Material umwandelt, wobei die erste Hartmaskenschicht die ersten Nanostrukturen vor dem Oxidationsprozess abschirmt.
  5. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei die Durchführung des Oxidationsprozesses das Einweichen der ersten Nanostrukturen und der zweiten Nanostrukturen in einer Gasquelle, die Ozon umfasst, umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Oxidationsprozess ein Plasmaprozess ist.
  7. Verfahren nach Anspruch 6, wobei die Durchführung des Oxidationsprozesses Folgendes umfasst: Zünden einer Gasquelle zu einem Plasma, wobei die Gasquelle Sauerstoffgas, Stickstoffoxidgas, eine Mischung aus Stickstoffoxidgas und Stickstoffgas, eine Mischung aus Sauerstoffgas und Stickstoffgas, eine Mischung aus Sauerstoffgas und einem Inertgas oder eine Mischung aus Stickstoffoxidgas und einem Inertgas umfasst; und Behandeln der ersten Nanostrukturen und der zweiten Nanostrukturen mit dem Plasma.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem Ausbilden der ersten Hartmaskenschicht ein Gate-Dielektrikum mit hohem k-Wert auf dem dielektrischen Material ausgebildet wird.
  9. Verfahren nach Anspruch 8, ferner umfassend, nach dem Bilden des Gate-Dielektrikum mit hohem k-Wert und vor dem Bilden der ersten Hartmaskenschicht, das Ausbilden einer Keimschicht auf dem Gate-Dielektrikum mit hohem k-Wert.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, nach dem Entfernen der ersten Hartmaskenschicht aus dem zweiten Vorrichtungsbereich und vor dem Erhöhen der ersten Dicke des dielektrischen Materials, das Ausbilden einer zweiten Hartmaskenschicht im ersten Vorrichtungsbereich auf der ersten Hartmaskenschicht und im zweiten Vorrichtungsbereich um die zweiten Nanostrukturen.
  11. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Erhöhen der ersten Dicke des dielektrischen Materials ferner Folgendes umfasst: Entfernen der ersten harten Maskenschicht von dem ersten Vorrichtungsbereich; und Ausbilden einer Gate-Elektrode um die ersten Nanostrukturen und um die zweiten Nanostrukturen.
  12. Verfahren nach Anspruch 11, ferner umfassend, dass nach dem Entfernen der ersten Hartmaskenschicht von dem ersten Vorrichtungsbereich und vor dem Bilden der Gate-Elektrode, das Ausbilden eines Gate-Dielektrikums mit hohem k-Wert um die ersten Nanostrukturen und um die zweiten Nanostrukturen.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden von ersten Nanostrukturen über einer ersten Finne und Ausbilden von zweiten Nanostrukturen über einer zweiten Finne, wobei die erste Finne und die zweite Finne über ein Substrat herausragen, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken; Ausbilden eines dielektrischen Grenzflächenmaterials um die ersten Nanostrukturen und um die zweiten Nanostrukturen; Ausbilden einer ersten harten Maskenschicht über der ersten Finne, aber nicht über der zweiten Finne, wobei die erste harte Maskenschicht das dielektrische Grenzflächenmaterial um die ersten Nanostrukturen herum bedeckt, wobei das dielektrische Grenzflächenmaterial um die zweiten Nanostrukturen durch die erste harte Maskenschicht freigelegt wird; nach dem Ausbilden der ersten harten Maskenschicht, Durchführen eines Oxidationsprozesses, wobei eine Dicke des dielektrischen Grenzflächenmaterials um die zweiten Nanostrukturen nach dem Oxidationsprozess erhöht ist; und Entfernen der ersten harten Maskenschicht nach dem Durchführen des Oxidationsprozesses.
  14. Verfahren nach Anspruch 13, das ferner nach dem Entfernen der ersten Hartmaskenschicht das Ausbilden einer Gate-Elektrode um die ersten Nanostrukturen und um die zweiten Nanostrukturen umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei das dielektrische Grenzflächenmaterial ein Oxid des ersten Halbleitermaterials ist, wobei der Oxidationsprozess äußere Abschnitte der zweiten Nanostrukturen in das Oxid des ersten Halbleitermaterials umwandelt.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei die Durchführung des Oxidationsprozesses das Einweichen der ersten Nanostrukturen und der zweiten Nanostrukturen in einer sauerstoffhaltigen Gasquelle umfasst.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Durchführung des Oxidationsprozesses die Behandlung der ersten Nanostrukturen und der zweiten Nanostrukturen unter Verwendung eines Plasmas einer sauerstoffhaltigen Gasquelle umfasst.
  18. Halbleitervorrichtung, die Folgendes umfasst: eine erste Finne und eine zweite Finne, die über ein Substrat herausragen; erste Nanostrukturen und zweite Nanostrukturen, die jeweils über der ersten Finne und der zweiten Finne angeordnet sind, wobei die ersten Nanostrukturen und die zweiten Nanostrukturen ein erstes Halbleitermaterial aufweisen und sich parallel zu einer oberen Hauptoberfläche des Substrats erstrecken; eine erste dielektrische Grenzflächenschicht um die ersten Nanostrukturen und eine zweite dielektrische Grenzflächenschicht um die zweiten Nanostrukturen, wobei die zweite dielektrische Grenzflächenschicht, die um die zweiten Nanostrukturen angeordnet ist, dicker ist als die erste dielektrische Grenzflächenschicht, die um die ersten Nanostrukturen angeordnet ist; eine dielektrische Gate-Schicht auf der ersten dielektrischen Grenzflächenschicht, die um die ersten Nanostrukturen angeordnet ist, und auf der zweiten dielektrischen Grenzflächenschicht, die um die zweiten Nanostrukturen angeordnet ist; und eine Gate-Elektrode, die um die ersten Nanostrukturen und um die zweiten Nanostrukturen angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die erste dielektrische Grenzflächenschicht und die zweite dielektrische Grenzflächenschicht ein Oxid des ersten Halbleitermaterials aufweisen.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei eine erste Nanostruktur der ersten Nanostrukturen eine erste Höhe aufweist, gemessen zwischen einer oberen Oberfläche der ersten Nanostruktur, die von dem Substrat entfernt ist, und einer unteren Oberfläche der ersten Nanostruktur, die dem Substrat zugewandt ist, und eine zweite Nanostruktur der zweiten Nanostrukturen eine zweite Höhe aufweist, die zwischen einer oberen Oberfläche der zweiten Nanostruktur, die von dem Substrat entfernt ist, und einer unteren Oberfläche der zweiten Nanostruktur, die dem Substrat zugewandt ist, gemessen wird, wobei die erste Höhe größer ist als die zweite Höhe, wobei die erste Nanostruktur und die zweite Nanostruktur einen gleichen vertikalen Abstand von dem Substrat aufweisen.
DE102021100838.7A 2020-09-15 2021-01-18 Nanostruktur-feldeffekttransistorvorrichtung und herstellungsverfahren Granted DE102021100838A1 (de)

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US202063078453P 2020-09-15 2020-09-15
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