DE102017114992B4 - Verfahren und struktur für finfet-bauelemente - Google Patents

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Abstract

Verfahren, das Folgendes umfasst:Empfangen eines Halbleitersubstrats (102) und einer Rippe (104a), die sich von dem Halbleitersubstrat (102) erstreckt;Ausbilden mehrerer dielektrischer Schichten (108a, 108b, 108c), die konformal die Rippe bedecken, wobei die mehreren dielektrischen Schichten eine erste geladene dielektrische Schicht (108a), die effektive feste Ladungen eines ersten Typs aufweist, und eine zweite geladene dielektrische Schicht (108b), die effektive feste Ladungen eines zweiten Typs aufweist, enthalten, wobei die Ladungen des zweiten Typs den Ladungen des ersten Typs entgegengesetzt sind, wobei die Ladungen des ersten Typs eine erste Schichtdichte aufweisen und die Ladungen des zweiten Typs eine zweite Schichtdichte aufweisen, wobei die erste geladene dielektrische Schicht (108a) zwischen der Rippe (104a) und der zweiten geladenen dielektrischen Schicht (108b) angeordnet ist;Strukturieren der mehreren dielektrischen Schichten (108a, 108b, 108c), wodurch ein erster Abschnitt der Rippe freigelegt wird, wobei ein zweiter Abschnitt der Rippe von mindestens einem Abschnitt der ersten geladenen dielektrischen Schicht (108a) umgeben ist; undBilden einer Gate-Struktur (110a), die den ersten Abschnitt der Rippe (104a) in Eingriff nimmt;wobei der erste Abschnitt der Rippe (104a) einen Kanal für einen Feldeffekttransistor vom n-Typ bereitstellt; unddie Ladungen des ersten Typs negative Ladungen sind; unddie Ladungen des zweiten Typs positive Ladungen sind; unddie mehreren dielektrischen Schichten (108a, 108b, 108c) außerdem eine Abstandshalterschicht (108c) enthalten, die konformal zu der Rippe (104a) verläuft, wobei die Abstandshalterschicht (108c) zwischen der ersten geladenen dielektrischen Schicht (108a) und der zweiten geladenen dielektrischen Schicht (108b) angeordnet ist, wobei die Abstandshalterschicht (108c) elektrisch neutral ist.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel wurden Feldeffekttransistoren (FETs), wie zum Beispiel Rippen-Feldeffekttransistoren (FinFETs), wegen ihrer hohen Ansteuerströme bei geringem Platzbedarf im Vergleich zu herkömmlichen planaren FETs entwickelt. Bei einem dieser Verfahren werden FinFETs wegen der reduzierten Fertigungskosten auf einem Volumensubstrat ausgebildet. Jedoch gibt es bei typischen Volumen-FinFETs ein Durchschlagproblem, wobei Kriechströme in einer Region fließen können, die nicht durch ein Gate gesteuert wird. Um das Durchschlagproblem zu lösen, werden bei herkömmlichen Verfahren Dotier-Störatome in Regionen zwischen dem Rippenkanal und dem Volumensubstrat implantiert. Wärmebehandlungen in anschließenden Prozessschritten können ein Diffundieren der implantierten Dotier-Störatome verursachen. Diese Verfahren tragen unvermeidlich Dotier-Störatome in die gesamte Rippe ein, wodurch nachteiligerweise ihre Trägermobilität beeinträchtigt wird. Außerdem kann das Implantieren von Dotier-Störatomen auch die Kanaldehnung der Rippe beeinträchtigen. Das heißt, obgleich herkömmliche Verfahren zur Minderung des Durchschlagsproblems zwar allgemein für ihre vorgesehenen Zwecke ausreichend sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
    Die US 2017/0 053 825 A1 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung umfassend ein Bilden eines ersten aktiven Musters in einem ersten Bereich eines Substrats und eines zweiten aktiven Musters in einem zweiten Bereich des Substrats, wobei das erste und das zweite aktive Muster von dem Substrat vorstehen.
    Die US 2017/ 0 133 378 A1 offenbart eine CMOS-Vorrichtung mit einer PTS-Schicht (Punch-Through-Stopper) zur Verringerung des Durchschlags und ein Verfahren zur Herstellung derselben.
    Die US 2016/0 126 141 A1 offenbart ein Verfahren zum Bilden von FinFETs mit einer Deckschicht zum Reduzieren des Durchschlags durch Durchsickern umfassend das Bereitstellen einer Zwischenhalbleiterstruktur mit einem Halbleitersubstrat und einer Rippe, die auf dem Halbleitersubstrat angeordnet ist.
    Die US 2017/0 062 280 A1 offenbart FinFET-Strukturen und Herstellungsverfahren, welche das Bereitstellen eines Substrats mit einem ersten Bereich und einem zweiten Bereich umfassen und das Bilden mindestens einer ersten Rippe in der ersten Region und mindestens einer zweiten Rippe in der zweiten Region.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A, 1B veranschaulichen Querschnittsansichten eines Halbleiterbauelements zum Verständnis der Erfindung.
    • 2 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements zum Verständnis der Erfindung.
    • 3A, 3B, 3C, 3D, 3E, 3F, 3G und 3H sind Querschnittsansichten des Bildens eines Halbleiterbauelements gemäß dem Verfahren von 2 zum Verständnis der Erfindung.
    • 4 zeigt ein Flussdiagramm eines anderen Verfahrens zum Herstellen eines Halbleiterbauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 1C, 5A, 5B, 5C, 5D, 5E und 5F sind Querschnittsansichten des Bildens eines Halbleiterbauelements gemäß dem Verfahren von 4 gemäß einigen Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Die vorliegende Offenbarung betrifft allgemein Halbleiterbauelemente, und betrifft insbesondere Halbleiterbauelemente, die Feldeffekttransistoren (FETs), wie zum Beispiel Rippen-Feldeffekttransistoren (FinFETs), aufweisen. Es ist eine Aufgabe der vorliegenden Offenbarung, Verfahren für Halbleiterbauelemente und Strukturen von Halbleiterbauelementen bereitzustellen, die wirksam Durchschlagprobleme in FETs beseitigen, während eine ausgezeichnete Trägermobilität und eine hohe Kurzkanaleffekt-Kontrolle ermöglicht werden.
  • 1A, 1B und 1C zeigen Querschnittsansichten verschiedener Ausführungsformen eines Halbleiterbauelements 100 (zum Beispiel die Bauelemente 100a, 100b und 100c), die gemäß verschiedenen Aspekten der vorliegenden Offenbarung aufgebaut sind. Wie gezeigt werden wird, veranschaulicht das Bauelement 100 einen FinFET vom n-Typ und einen FinFET vom p-Typ in einer einzelnen Region eines Substrats. Dies dient der Einfachheit und dem besseren Verständnis und beschränkt die Ausführungsform nicht unbedingt auf eine bestimmte Anzahl von Bauelementen, eine bestimmte Anzahl von Regionen oder bestimmte Konfigurationen von Regionen. Darüber hinaus kann das FINFET-Bauelement 100 ein Zwischen-Bauelement sein, das während der Verarbeitung eines integrierten Schaltkreises (IC) oder eines Abschnitts davon gefertigt wird, der statischen Direktzugriffsspeicher (SRAM) und/oder andere Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktoren, und aktive Komponenten, wie zum Beispiel FETs vom p-Typ, FETs vom n-Typ, Doppel-Gate-FETs, Tri-Gate-FETs, FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter (CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, sonstige Speicherzellen und Kombinationen davon umfassen kann.
  • Mit Bezug auf 1A enthält das Bauelement 100a ein Substrat 102 und eine Isolierstruktur 106 über dem Substrat 102. In der vorliegenden Ausführungsform enthält das Bauelement 100a einen FinFET vom n-Typ 120a und einen FinFET vom p-Typ 120b, der über dem Substrat 102 ausgebildet ist. Die FinFETs 120a und 120b haben ähnliche Strukturen und werden unten gemeinsam beschrieben. Der FinFET 120a (120b) enthält eine Rippe 104a (104b), die von dem Substrat 102 nach oben durch die Isolierstruktur 106 ragt. Der FinFET 120a (120b) enthält des Weiteren eine Gate-Struktur 110a (110b) über der Isolierstruktur 106, die die Rippe 104a (104b) auf drei ihrer Seiten (Oberseite und Seitenwände) in Eingriff nimmt. In einigen Ausführungsformen braucht die Gate-Struktur 110a (110b) die jeweiligen Rippen nur auf zwei Seiten in Eingriff zu nehmen, zum Beispiel nur die Seitenwände der Rippen. Der FinFET 120a (120b) enthält des Weiteren eine dielektrische Schicht 108a (108b) mit festen effektiven Ladungen zwischen der Rippe 104a (104b) und der Isolierstruktur 106. Die verschiedenen Elemente des Bauelements 100a werden in den folgenden Abschnitten näher beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 auch einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter wie zum Beispiel Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Die Isolierstruktur 106 kann aus Siliziumoxid, Fluorid-dotiertem Silikatglas (FSG), einem dielektrischen Material mit niedrigem k-Wert und/oder einem anderen geeigneten Isoliermaterial gebildet werden. Die Isolierstruktur 106 kann aus Flachgrabenisolierungs (STI)-Strukturelementen bestehen. Es sind auch andere Isolierstrukturen möglich. Die Isolierstruktur 106 kann eine Mehrschichtstruktur enthalten, die zum Beispiel eine oder mehrere thermische Oxidauskleidungsschichten aufweist.
  • In verschiedenen Ausführungsformen enthält jede der Gate-Strukturen 110a und 110b einen Gate-Stapel. Jeder Gate-Stapel kann eine dielektrische Schicht und eine Gate-Elektrodenschicht auf der Gate-Dielektrikumschicht enthalten. Die Gate-Dielektrikumschicht enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Germaniumoxid, eine Schicht aus dielektrischem Material mit hohem k-Wert oder eine Kombination davon. In einer weiteren Ausführungsform enthält die Gate-Dielektrikumschicht eine Grenzflächenschicht (wie zum Beispiel eine Siliziumoxid- oder Germaniumoxidschicht) und eine Schicht aus dielektrischem Material mit hohem k-Wert auf der Grenzflächenschicht. Die Gate-Elektrodenschicht enthält eine leitende Materialschicht, wie zum Beispiel dotiertes polykristallines Silizium (Polysilizium), Metall, Metalllegierung oder Kombinationen davon. Der Gate-Stapel kann durch ein Verfahren gebildet werden, das enthält: Bilden einer Gate-Dielektrikumschicht, Bilden einer Gate-Elektrodenschicht auf der Gate-Dielektrikumschicht, und Strukturieren der Gate-Elektrodenschicht und der Gate-Dielektrikumschicht. Die Bildung des Gate-Stapels kann des Weiteren ein Gate-Ersatz-Verfahren enthalten, um den zuvor ausgebildeten Gate-Stapel durch ein Dielektrikum mit hohem k-Wert und Metall zu ersetzen. Der Gate-Ersatz kann eine Gate-Last-Operation oder eine High-k-Last-Operation enthalten, wobei sowohl das Gate-Dielektrikum als auch die Gate-Elektrode ersetzt werden auf einer späteren Fertigungsstufe. Es sind auch verschiedene andere Ausführungsformen des Gate-Stapels möglich. Jede der Gate-Strukturen 110a und 110b kann außerdem Gate-Abstandshalter enthalten, die an Seitenwänden des Gate-Stapels durch ein Verfahren ausgebildet werden, das Abscheiden und anisotropes Ätzen enthält.
  • Die Gate-Struktur 110a (110b) nimmt einen Abschnitt der Rippe 104a (104b) über der Isolierstruktur 106 in Eingriff, wodurch eine Kanalregion definiert wird, die unter der Gate-Struktur 110a (110b) liegt. In einem beispielhaften Betriebsmodus des FinFET 120a (120b) können Ströme zwischen zwei Source/Drain-Regionen (nicht gezeigt) durch die Kanalregion unter der Steuerung der Gate-Struktur 110a (110b) durch Anlegen einer Spannung fließen.
  • In der vorliegenden Ausführungsform werden die Rippen 104a und 104b durch eine Vielzahl verschiedener Prozesse gebildet, einschließlich Fotolithografie und Ätzen. Die Rippe 104a (104b) wird in mindestens zwei vertikale Abschnitte (oder Sektionen) unterteilt: eine über der Isolierstruktur 106 und eine andere, die von der dielektrischen Schicht 108a (108b) und der Isolierstruktur 106 umgeben ist. In verschiedenen Ausführungsformen befinden sich nur die Rippenabschnitte über der Isolierstruktur 106 unter der direkten Steuerung der jeweiligen Gate-Strukturen 110a und 110b. Der untere Abschnitt der Rippen, der von der Isolierstruktur 106 umgeben ist, und ein Abschnitt des Substrats 102 darunter befinden sich nicht unter der direkten Steuerung der Gate-Strukturen 110a und 110b, wodurch Teilregionen der jeweiligen FinFETs definiert werden. In einem herkömmlichen FinFET könnten Ströme in Teilregionen fließen, die nicht der direkten Steuerung eines Gates unterliegen, wodurch ein Durchschlag verursacht wird. Das ist unerwünscht. Die FinFETs 120a und 120b beheben ein solches Problem.
  • Wir bleiben bei 1A. Die dielektrische Schicht 108a (108b) befindet sich zwischen der Isolierstruktur 106 und der Rippe 104a (104b). Die dielektrische Schicht 108a (108b) ist konform mit dem Profil der Rippe 104a (104b), weshalb sie auch als der Auskleidungsfilm 108a (108b) bezeichnet wird. Der Auskleidungsfilm 108a (108b) enthält feste effektive Ladungen. In der vorliegenden Ausführungsform ist der FinFET 120a ein FinFET vom n-Typ mit einer p-Typ-dotierten Kanalregion, und der Auskleidungsfilm 108a enthält negative feste effektive Ladungen. Die Schichtladungsträgerdichte (bzw. Ladungsträger-Schichtdichte) in dem Auskleidungsfilm 108a ist ausreichend hoch, um das Fließen von Elektronen in die Teilregionen zurückzustoßen, wodurch Durchschlagströme zwischen den Teilregionen gestoppt werden. Des Weiteren ist in dieser Ausführungsform der Auskleidungsfilm 108a eine Aluminiumoxid (AlOx)-Dielektrikumschicht mit einem Vorliegen einer negativen festen Schichtladungsdichte von etwa 2 × 1011/cm2 bis etwa 1 × 1013/cm2. In verschiedenen Ausführungsformen hat der Auskleidungsfilm 108a eine Dicke von etwa 1 nm bis etwa 5 nm.
  • In der vorliegenden Ausführungsform ist der FinFET 120b ein FinFET vom p-Typ mit einer n-Typ-dotierten Kanalregion, und der Auskleidungsfilm 108b enthält positive feste effektive Ladungen. Die Schichtladungsträgerdichte in dem Auskleidungsfilm 108b ist ausreichend hoch, um das Fließen von Löchern in den Teilregionen zurückzustoßen, wodurch Durchschlagströme zwischen den Teilregionen gestoppt werden. Des Weiteren ist in dieser Ausführungsform der Auskleidungsfilm 108b eine Siliziumnitrid (SiNx)-Dielektrikumschicht mit einem Vorliegen einer positiven festen Schichtladungsdichte von etwa 2 × 1011/cm2 bis etwa 1 × 1013/cm2. Der Auskleidungsfilm 108b hat eine Dicke von etwa 1 nm bis etwa 5 nm. In verschiedenen Ausführungsformen sind die Schichtladungsträgerdichten in den Auskleidungsfilmen 108a und 108b verschieden. Zum Beispiel hat der Auskleidungsfilm mit positiven festen Ladungen eine geringere Schichtladungsträgerdichte als der Auskleidungsfilm mit negativen festen Ladungen oder umgekehrt, wie weiter unten noch ausführlicher beschrieben wird.
  • 1B und 1C veranschaulichen Querschnittsansichten des Halbleiterbauelements 100 in einigen anderen Ausführungsformen. Diese anderen Ausführungsformen ähneln dem Halbleiterbauelement 100a. Darum werden die Bezugszahlen für das Bauelement 100a wiederholt, um die gleichen oder ähnliche Merkmale in dem Bauelement 100b bzw. 100c zu zeigen. Darüber hinaus werden einige Beschreibungen gleicher oder ähnlicher Merkmale abgekürzt oder weggelassen, indem im Interesse der Einfachheit auf die Beschreibungen des Bauelements 100a verwiesen wird.
  • Wie in 1B gezeigt, erstreckt sich der Auskleidungsfilm 108b zu dem FinFET 120a und bedeckt den Auskleidungsfilm 108a. In der vorliegenden Ausführungsform ist der FinFET 120a ein FinFET vom n-Typ mit einer p-Typ-dotierten Kanalregion, und der Auskleidungsfilm 108a enthält negative feste effektive Ladungen, während der FinFET 120b ein FinFET vom p-Typ mit einer n-Typ-dotierten Kanalregion ist und der Auskleidungsfilm 108b positive feste effektive Ladungen enthält. Der Auskleidungsfilm 108a hat eine ausreichend höhere Schichtladungsträgerdichte als der Auskleidungsfilm 108b. Infolge dessen transportieren die Auskleidungsfilme 108a und 108b, die als Ganzes angesehen werden, augenscheinlich immer noch negative feste effektive Ladungen in der Teilregion des FinFET 120a, was immer noch ausreichend hoch ist, um das Fließen von Elektronen in die Teilregionen zurückzustoßen. Des Weiteren ist in dieser Ausführungsform der Auskleidungsfilm 108a ein Aluminiumoxid (AlOx)-Film, und der Auskleidungsfilm 108b ist ein Siliziumnitrid (SiNx)-Film. Darum ist der Bodenabschnitt der Rippe 104a der Reihe nach, von der Rippe 104a fort, von einem Aluminiumoxidfilm, einem Siliziumnitridfilm und der Isolierstruktur 106 umgeben. In anderen Ausführungsformen ist der FinFET 120a ein FinFET vom p-Typ, und der Auskleidungsfilm 108a enthält positive feste effektive Ladungen, während der FinFET 120b ein FinFET vom n-Typ ist und der Auskleidungsfilm 108b negative feste effektive Ladungen enthält. In einem solchen Szenario hat die dielektrische Schicht 108a eine ausreichend höhere Schichtladungsträgerdichte als die dielektrische Schicht 108b, so dass die dielektrischen Schichten 108a und 108b, die als Ganzes angesehen werden, augenscheinlich immer noch positive feste effektive Ladungen in Teilregionen des FinFET 120a transportieren, um das Fließen von Löchern in die Teilregionen zurückzustoßen. Des Weiteren ist in anderen Ausführungsformen der Bodenabschnitt der Rippe 104a der Reihe nach, von der Rippe 104a fort, von einem Siliziumnitridfilm, einem Aluminiumoxidfilm und einem STI-Strukturelement umgeben.
  • Wie in 1C gezeigt, ist der Bodenabschnitt der Rippe 104a von den Auskleidungsfilmen 108a und 108b und einer dielektrischen Abstandshalterschicht 108c, die sich zwischen den Auskleidungsfilmen 108a und 108b befindet, umgeben. Der Auskleidungsfilm 108b enthält feste effektive Ladungen, die den festen Ladungen in dem Auskleidungsfilm 108a entgegengesetzt sind. Die dielektrische Abstandshalterschicht 108c selbst hat keine festen effektiven Ladungen, weshalb sie als elektrisch neutral angesehen wird. Die dielektrische Abstandshalterschicht 108c fungiert als ein Abstandshalter zum Vergrößern der Distanz zwischen dem Auskleidungsfilm 108b und der Rippe 104a, wodurch die Stärke des elektrischen Feldes im Inneren der Teilregionen der Rippe 104a von den festen effektiven Ladungen des Auskleidungsfilms 108b geschwächt wird. Darum ist selbst die Schichtladungsträgerdichte des Auskleidungsfilms 108a möglicherweise nicht viel höhere als der Auskleidungsfilm 108b, oder sogar gleich oder geringfügig kleiner, und die kombinierten elektrischen Felder im Inneren der Teilregionen der Rippe 104a der Auskleidungsfilme 108a und 108b erscheinen immer noch als der gleiche Typ wie das eigenständige elektrische Feld von dem Auskleidungsfilm 108a, um das Fließen von Ladungen in die Teilregionen zurückzustoßen. Die dielektrische Abstandshalterschicht 108c ist mit dem Auskleidungsfilm 108a konform und wird außerdem als der Abstandshalterfilm 108c bezeichnet. Der Abstandshalterfilm 108c kann Siliziumoxynitrid (SiON), Siliziumcarbidnitrid (SiCN), Siliziumoxidcarbidnitrid (SiOCN) oder eine Kombination davon enthalten. Der Abstandshalterfilm 108c kann eine Dicke von etwa 0,5 nm bis etwa 2 nm haben. In einigen Ausführungsformen ist dank der zusätzlichen Dicke durch den Abstandshalterfilm 108c der Stapel aus dem Auskleidungsfilm 108a und dem Abstandshalterfilm 108c dicker als der Auskleidungsfilm 108b. In der vorliegenden Ausführungsform ist der FinFET 120a ein FinFET vom n-Typ, und der Auskleidungsfilm 108a enthält negative feste effektive Ladungen, während der FinFET 120b ein FinFET vom p-Typ ist und der Auskleidungsfilm 108b positive feste effektive Ladungen enthält. Des Weiteren ist in dieser Ausführungsform der Auskleidungsfilm 108a ein Aluminiumoxidfilm, der Auskleidungsfilm 108b ist ein Siliziumnitridfilm, und der Abstandshalterfilm 108c ist ein Siliziumoxynitridfilm. Darum ist der Bodenabschnitt der Rippe 104a der Reihe nach, von der Rippe 104a fort, von einem Aluminiumoxidfilm, einem Siliziumoxynitridfilm, einem Siliziumnitridfilm und der Isolierstruktur 106 umgeben. In anderen Ausführungsformen ist der FinFET 120a ein FinFET vom p-Typ, und der Auskleidungsfilm 108a enthält positive feste effektive Ladungen, während der FinFET 120b ein FinFET vom n-Typ ist und der Auskleidungsfilm 108b negative feste effektive Ladungen enthält. Des Weiteren ist in anderen Ausführungsformen der Bodenabschnitt der Rippe 104a der Reihe nach, von der Rippe 104a fort, von einem Siliziumnitridfilm, einem Siliziumoxynitridfilm, einem Aluminiumoxidfilm und einem STI-Strukturelement umgeben.
  • In verschiedenen Ausführungsformen von Bauelementen 100a, 100b, 100c und 100d sind die Rippen 104a und 104b im Wesentlichen frei von Dotier-Störatomen. Infolge dessen werden die Trägermobilität und die ordnungsgemäße mechanische Kanalspannung (entweder Druck oder Zug) in den jeweiligen Rippenabschnitten vorteilhaft beibehalten. Dies steigert deutlich die elektrische Leistung der FinFETs 120a und 120b. Ein Verfahren zum Bilden des Bauelements 100 wird nun unter Bezug auf 2, in Verbindung mit den 3A - 3H, beschrieben, die Querschnittsansichten des Halbleiterbauelements 100 auf verschiedenen Stufen der Fertigung veranschaulichen.
  • Wir wenden uns nun 2 zu, wo ein Flussdiagramm eines Verfahrens 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung beim Bilden eines Halbleiterbauelements, wie zum Beispiel des Halbleiterbauelements 100 der 1A und 1B, veranschaulicht ist. Es können noch weitere Operationen vor, während und nach dem Verfahren 200 vorgesehen werden, und einige der beschriebenen Operationen können ersetzt, weggelassen oder in ihrer Reihenfolge vertauscht werden, um weitere Ausführungsformen des Verfahrens zu erhalten.
  • Bei Operation 202 empfängt das Verfahren 200 (2) ein Substrat 102 mit verschiedenen darin und/oder darauf ausgebildeten Strukturen. Wie in 3A zu sehen, enthält das Bauelement 100 ein Substrat 102, das zwei Rippen 104a und 104b aufweist, die von dem Substrat 102 nach oben ragen. Die zwei Rippen 104a und 104b befinden sich in zwei Regionen des Bauelements 100, wo zwei FinFETs 120a und 120b entstehen. In einer Ausführungsform werden die zwei Rippen 104a und 104b unter Verwendung geeigneter Prozesse hergestellt, einschließlich Fotolithografie- und Ätzprozessen. Der Fotolithografie-Prozess kann enthalten: Ausbilden einer Photoresist (oder Resist)-Schicht, die über dem Substrat 102 liegt, Inkontaktbringen des Resists mit einer Struktur, Ausführen von Brennprozessen nach dem Inkontaktbringen, und Entwickeln des Resists, um eine Resiststruktur zu erzeugen. Die Resiststruktur wird dann zum Ätzen einer Hartmaskenschicht verwendet, um strukturierte Hartmasken zu erzeugen. Anschließend wird das Substrat 102 unter Verwendung der strukturierten Hartmasken als eine Ätzmaske geätzt, wodurch die Rippen 104a und 104b auf dem Substrat 102 zurückbleiben. Die Rippen 104a und 104b können auch durch Advanced Pitch-Splitting-Techniken hergestellt werden, wie zum Beispiel Seitenwand-Bildtransfer oder Doppel-Seitenwand-Bildtransfer, um eine hohe Strukturdichte zu erreichen. Die verschiedenen Ätzprozesse können Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse enthalten.
  • Bei Operation 204 bildet das Verfahren 200 (2) eine dielektrische Schicht (oder einen Auskleidungsfilm) 108a, der feste effektive Ladungen aufweist. Wir bleiben bei 3A. Der Auskleidungsfilm 108a wird konformal auf dem Bauelement 100 als eine Materialdeckschicht abgeschieden, die über der Oberseite des Substrats 102 und über den Seitenwänden und den Oberseiten der Rippen 104a und 104b liegt. In einer Ausführungsform ist der FinFET 120a ein FinFET vom p-Typ, und der Auskleidungsfilm 108a enthält positive feste effektive Ladungen. In der vorliegenden Ausführungsform ist der FinFET 120a ein FinFET vom n-Typ, und der Auskleidungsfilm 108a ist eine Aluminiumoxidschicht, die negative feste Ladungen enthält. In einer Ausführungsform wird die Aluminiumoxidschicht mittels Atomschichtabscheidung (ALD), chemischem Aufdampfen (CVD) oder anderer geeigneter Verfahren abgeschieden und kann eine Dicke von vielleicht wenigen Nanometern haben (zum Beispiel im Bereich von etwa 1 nm bis etwa 5 nm). In einem Beispiel des Verwendens eines ALD-Verfahrens wurde Trimethylaluminium (Al(CH3)3) als der Aluminium-Vorläufer im ersten Halbzyklus des ALD-Prozesses verwendet. Während des zweiten Halbzyklus wurde entweder H2O- oder O2-Plasma verwendet. Die Filme wurden bei Substrattemperaturen im Bereich von etwa 50 Grad Celsius bis etwa 400 Grad Celsius bei einem Betriebsdruck von etwa 13332,2 mPascal (100 mTorr) bis etwa 39996,7 mPascal (300 mTorr) abgeschieden. In einer weiteren Ausführungsform wird eine Aluminiumoxidschicht durch einen Plasma-verstärkten chemischen Aufdampfungs (PECVD)-Prozess abgeschieden. In dem PECVD-Prozess wurden ein kontinuierliches O2/Ar-Plasma und Trimethylaluminium als der Aluminium-Vorläufer bei einer Abscheidungstemperatur im Bereich von etwa 50 Grad Celsius bis etwa 300 Grad Celsius verwendet. Im Gegensatz zum ALD-Verfahren wird die Abscheidungsrate für PECVD mit dem in den Reaktor eingeleiteten Trimethylaluminium-Fluss skaliert. Auf den PECVD-Prozess kann ein Ausheilen erfolgen, zum Beispiel 10 Minuten lang in N2 bei etwa 400 Grad Celsius.
  • Während der Abscheidung der Aluminiumoxidschicht stellen ionisierte Punktdefekte im Aluminiumoxid-Volumen die negativ geladenen Fallen bereit. Aluminium- und Sauerstoff-Leerstellen, Zwischenräume und Dangling-Bonds tragen Akzeptor-artige Defektniveaus ein. Defekte können Elektronen in tiefen Akzeptor-artigen Niveaus nahe dem AlOx- Valenzband einfangen und somit als feste negative Ladungszentren fungieren. Außerdem kann das negativ geladene tetrahedrale AlO4 auch einen Anteil zu festen negativen Ladungen beitragen. Abscheidungsbedingungen und Filmdicke werden so ausgelegt und abgestimmt, dass die erwartete Schichtladungsträgerdichte erreicht wird. In einigen Ausführungsformen hat der Auskleidungsfilm 108a eine Schichtladungsträgerdichte von etwa 2 × 1011/cm2 bis 1 × 1013/cm2. In verschiedenen Ausführungsformen hat der Auskleidungsfilm 108a eine Dicke von etwa 1 nm bis etwa 5 nm.
  • Bei Operation 206 entfernt das Verfahren 200 (2) einen Abschnitt des Auskleidungsfilms 108a, um die Rippe 104b freizulegen (3B). In einigen Ausführungsformen wird nach dem Ausbilden der Materialdeckschicht 108a ein Ätzprozess ausgeführt, um das Deckmaterial teilweise von den Seitenwänden und der Oberseite der Rippe 104b zu entfernen. Das Deckmaterial, das die Rippe 104a bedeckt, bleibt im Wesentlichen. Der Auskleidungsfilm 108a besitzt aufgrund der anderen Materialzusammensetzung eine Ätzselektivität gegenüber der Rippe 104b. In Ausführungsformen verwendet die Operation 206 einen Ätzprozess mit einem Ätzmittel, um den Auskleidungsfilm 108a selektiv zu entfernen, ohne dabei die Rippe 104b wesentlich zu ätzen. Die Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse und andere geeignete Ätztechniken enthalten.
  • Bei Operation 208 bildet das Verfahren 200 (2) eine dielektrische Schicht 104b, die feste effektive Ladungen aufweist, die den festen Ladungen in der dielektrischen Schicht 108a entgegengesetzt sind. Wie in 3C zu sehen, wird der Auskleidungsfilm 108b konformal auf das Bauelement 100 als eine Materialdeckschicht abgeschieden, die über dem Auskleidungsfilm 108a in der Region des FinFET 120a und den Seitenwänden und der Oberseite der Rippe 104b in der Region des FinFET 120b liegt. In einer Ausführungsform ist der FinFET 120b ein FinFET vom n-Typ, und der Auskleidungsfilm 109b enthält negative feste effektive Ladungen. In der vorliegenden Ausführungsform ist der FinFET 120b ein FinFET vom p-Typ, und der Auskleidungsfilm 108b ist eine Siliziumnitridschicht, die enthält positiven festen Ladungen. Zum Beispiel kann die Siliziumnitridschicht mittels chemischem Aufdampfen unter atmosphärischem Druck (APCVD), PECVD, ALD oder anderen geeigneten Verfahren abgeschieden werden und kann eine Dicke von vielleicht wenigen Nanometern haben (zum Beispiel im Bereich von etwa 1 nm bis etwa 5 nm). In einer Ausführungsform wird die Siliziumnitridschicht durch einen PECVD-Prozess abgeschieden. Die Abscheidungsleistung liegt in einem Bereich von etwa 5 W bis etwa 30 W, die Temperatur liegt in einem Bereich von etwa 300 Grad Celsius bis 900 Grad Celsius, und der Unterdruck liegt in einem Bereich von etwa 66,7 Pa (500 mTorr) bis 160 Pa (1200 mTorr) . Silan (SiH4, 10 % in Ar) und Ammoniak (NH3) wurden als die Prozessgase verwendet, und das Verhältnis der Gase kann als ein Prozessparameter justiert werden, um die effektive positive feste Ladungskonzentration abzustimmen. In einem Beispiel liegt die NH3/SiH4-Gasströmungrate in einem Bereich von etwa 30/300 sccm bis etwa 100/30 sccm. In einer weiteren Ausführungsform wird die Siliziumnitridschicht durch einen ALD-Prozess unter Verwendung von Chlorsilan als die Siliziumquelle und Ammoniak als die Stickstoffquelle abgeschieden. Die Abscheidungstemperatur liegt innerhalb eines Bereichs von etwa 300 Grad Celsius bis etwa 600 Grad Celsius. Die festen positiven Ladungen stammen aus einem Silizium-Dangling-Bond mit drei Stickstoffatomen (+Si=N) innerhalb des Siliziumnitrids, auch als „K+“-Zentren bekannt. In einigen Ausführungsformen hat der Auskleidungsfilm 108b eine Schichtladungsträgerdichte von etwa 2 × 1011/cm2 bis 1 × 1013/cm2. Die oben besprochenen Abscheidungsbedingungen und die sich an die Abscheidung anschließenden Behandlungen können die Schichtladungsträgerdichte justieren.
  • Bei Operation 210 entfernt das Verfahren 200 (2) einen Abschnitt des Auskleidungsfilms 108b, um den Auskleidungsfilm 108a freizulegen (3D). Der Auskleidungsfilm 108a besitzt aufgrund der anderen Materialzusammensetzung eine Ätzselektivität gegenüber dem Auskleidungsfilm 108b. In Ausführungsformen verwendet die Operation 210 einen Ätzprozess mit einem Ätzmittel, um den Auskleidungsfilm 108b selektiv zu entfernen, während der Auskleidungsfilm 108a im Wesentlichen erhalten bleibt. Die Operation 210 kann einen Trockenätz-, einen Nassätz- oder andere geeignete Ätzprozesse verwenden. Zum Beispiel kann ein Trockenätzprozess ein Sauerstoff-haltiges Gas, ein Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein Chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), ein Jod-haltiges Gas, andere geeignete Gase und/oder Plasma und/oder Kombinationen davon implementieren. Zum Beispiel kann ein Nassätzprozess ein Ätzen in verdünnter Fluorwasserstoffsäure (DHF), Kaliumhydroxid (KOH)-Lösung, Ammoniak, eine Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder anderen geeignete Nassätzmittel umfassen. Die Operation 210 ist optional. Obgleich die Ladungen in den zwei verschiedenen Schichten 108a und 108b entgegengesetzt sind, erscheinen in einigen Ausführungsformen, wenn der Auskleidungsfilm 108a eine höhere Schichtladungsträgerdichte hat als der Auskleidungsfilm 108b, die festen effektiven Ladungen an den Seitenwänden der Rippe 104a weiterhin als vom gleichen Leitfähigkeitstyp wie der Auskleidungsfilm 108a. Falls die Dichte der effektiven festen Ladungen ausreichend hoch ist, um das Fließen von Ladungen in die Teilregionen zurückzustoßen, kann die Operation 210 übersprungen werden, wodurch das Verfahren 200 optional von Operation 208 zu Operation 212 voranschreiten kann.
  • Bei Operation 212 bildet das Verfahren 200 (2) ein Isolierungsstrukturelement 106 aus, welches das Bauelement 100 bedeckt. Im Interesse der Klarheit wird das Bauelement 100 nach der Operation 210 als das Bauelement 100a bezeichnet (3E), und das Bauelement 100, das die Operation 210 übersprungen hat, wird als das Bauelement 100b bezeichnet (3F). Das Isolierungsstrukturelement 106 kann durch Abscheiden einer Oxidverbindung, eines Fluorid-dotierten Silikatglases (FSG), eines dielektrischen Material mit niedrigem k-Wert und/oder eines anderen geeigneten Isoliermaterials gebildet werden. Die Isolierstruktur 106 kann aus Flachgrabenisolierungs (STI)-Strukturelementen bestehen. Nach der Abscheidung des Isoliermaterials wird eine Polieroperation, wie zum Beispiel ein chemisch-mechanischer Planarisierungs (CMP) Prozess, ausgeführt, um einen überschüssigen Abschnitt des Isolierungsstrukturelements 106 zu entfernen, indem die Oberseite des Bauelements 100 planarisiert wird.
  • Bei Operation 214 spart das Verfahren 200 (2) das Isolierungsstrukturelement 106 und die Auskleidungsfilme 108a und 108b aus, um obere Abschnitte der Rippen 104a und 104b freizulegen, wie in den 3G und 3H gezeigt. Infolge der Operation 214 ragen obere Abschnitte der Rippen 104a und 104b Projekt über das Isolierungsstrukturelement 106 hinaus, während Bodenabschnitte der Rippen 104a und 104b immer noch von den geladenen Auskleidungsfilmen 108a und 108b und dem Isolierungsstrukturelement 106 umgeben sind. Das Isolierungsstrukturelement 106 und die Auskleidungsfilme 108a und 108b können durch Ätzen entweder in einem einzigen Schritt oder in separaten Ätzschritten, je nach Zusammensetzung des Isolierungsstrukturelements und der Auskleidungsfilme, ausgespart werden. Es kann jede geeignete Ätztechnik verwendet werden, um das Isolierungsstrukturelement 106 und die Auskleidungsfilme 108a und 108b auszusparen, einschließlich Trockenätzen, Nassätzen, RIE und/oder andere Ätzverfahren. Es können verschiedene Ätzparameter für selektives Ätzen abgestimmt werden, wie zum Beispiel Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, HF-Vorspannung, HF-Vorspannleistung, Ätzmittel-Durchflussrate, andere geeignete Ätzparameter oder Kombinationen davon.
  • Bei Operation 216 führt das Verfahren 200 (2) weitere Prozesse aus, um die Fertigung des FinFETs 120a und 120b zu vollenden. In einer Ausführungsform bildet die Operation 216 die Gate-Strukturen 110a und 110b (1A und 1B) entweder mittels eines „Gate-first“- oder eines „Gate-Last“-Prozesses. Darüber hinaus kann die Operation 216 epitaxiale Source/Drain-Strukturelemente in der Source/Drain-Regionen ausbilden und kann eine Zwischenschichtdielektrikum (ILD)-Schicht über der Isolierstruktur 106, den Rippen 104a und 104b und den Gate-Strukturen 110a und 110b bilden. Darüber hinaus kann die Operation 216 verschiedene leitende Strukturelemente ausbilden, wie zum Beispiel Kontakte, Durchkontaktierungen und Interconnect-Verbindungen, um die FinFETs 120a und 120b mit anderen Abschnitten des Bauelements 100 zu verbinden, um einen vollständigen integrierten Schaltkreis zu bilden.
  • 4 zeigt ein Flussdiagramm eines anderen Verfahrens 400 gemäß verschiedenen Aspekten der vorliegenden Offenbarung beim Bilden eines Halbleiterbauelements, wie zum Beispiel des in 1C gezeigten Halbleiterbauelements 100 oder gemäß Anspruch 1 der vorliegenden Erfindung. Das Verfahren 400 ist dem Verfahren 200 in verschiedenen Operationen ähnlich. Darum werden die Bezugszahlen für die Operationen in dem Verfahren 200 wiederholt, um die gleichen oder ähnliche Operationen in dem Bauelement 400 zu zeigen, wie zum Beispiel die Operationen 202, 204, 208, 212 und 216. Es können noch weitere Operationen vor, während und nach dem Verfahren 400 vorgesehen werden, und einige der beschriebenen Operationen können ersetzt, weggelassen oder in ihrer Reihenfolge vertauscht werden, um weitere Ausführungsformen des Verfahrens zu erhalten. Das Verfahren 400 wird unten in Verbindung mit den 5A-5F beschrieben, die Querschnittsansichten des Halbleiterbauelements 100 auf verschiedenen Stufen der Fertigung veranschaulichen. Darüber hinaus sind einige Beschreibungen der Operationen in dem Verfahren 400 abgekürzt oder weggelassen, indem der Einfachheit halber auf die Beschreibungen des Verfahrens 200 verwiesen wird.
  • Bei Operation 202 empfängt das Verfahren 400 (4) das Bauelement 100. Das Bauelement 100 enthält ein Substrat 102 und zwei Rippen 104a und 104b. Diese Strukturelemente sind gleich oder ähnlich denen in 3A. Bei Operation 204 bildet das Verfahren 400 (4) konformal einen Auskleidungsfilm 104a, der über dem Bauelement 100 liegt und feste effektive Ladungen hat (5A). Je nach den zu bildenden Arten des FinFET 120a kann der Auskleidungsfilm 104a positive feste Ladungen (zum Beispiel einen Siliziumnitridfilm) für einen FinFET vom p-Typ haben oder kann negative feste Ladungen (zum Beispiel einen Aluminiumoxidfilm) für einen FinFET vom n-Typ haben. In der vorliegenden Ausführungsform ist der FinFET 120a ein FinFET vom n-Typ, und der Auskleidungsfilm 108a kann durch Abscheiden von Aluminiumoxid in einem geeigneten Prozess, wie zum Beispiel ALD oder PECVD, gebildet werden. In verschiedenen Ausführungsformen hat der Auskleidungsfilm 108a eine Dicke von etwa 1 nm bis etwa 5 nm.
  • Bei Operation 205 scheidet das Verfahren 400 (4) eine dielektrische Abstandshalterschicht 108c konformal über dem Bauelement 100 als eine Materialdeckschicht ab (5B). Die dielektrische Abstandshalterschicht 108c selbst hat keine festen effektiven Ladungen, weshalb sie als elektrisch neutral angesehen wird. Die dielektrische Abstandshalterschicht 108c fungiert als ein Abstandshalter zum Vergrößern der Distanz von dem darüber auszubildenden Auskleidungsfilm 108b zu den Teilregionen, wodurch die Stärke des elektrischen Feldes von den festen Ladungen in dem Auskleidungsfilm 108b geschwächt wird. Die dielektrische Abstandshalterschicht 108c wird im Interesse der Einfachheit auch als der Abstandshalterfilm 108c bezeichnet. Der Abstandshalterfilm 108c kann Siliziumoxynitrid (SiON), Siliziumcarbidnitrid (SiCN), Siliziumoxidcarbidnitrid (SiOCN) oder eine Kombination davon enthalten. Der Abstandshalterfilm 108c kann durch PECVD, ALD oder andere geeignete Prozesse gebildet werden. Der Abstandshalterfilm 108c kann eine Dicke von etwa 0,5 nm bis etwa 2 nm haben.
  • Bei Operation 206a ätzt das Verfahren 400 (4) einen Abschnitt des Auskleidungsfilms 108a und des Abstandshalterfilms 108c, um die Rippe 104b freizulegen (5C). Die Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse und andere geeignete Ätztechniken enthalten.
  • Bei Operation 208 bildet das Verfahren 400 (4) einen Auskleidungsfilm 108b, der konformal über dem Bauelement 100 liegt und feste effektive Ladungen hat, die den festen Ladungen in der dielektrischen Schicht 108a entgegengesetzt sind. Wie in 5D gezeigt, wird der Auskleidungsfilm 108b auf dem Bauelement 100 als eine Materialdeckschicht abgeschieden, die den Abstandshalterfilm 108c und die Rippe 104b bedeckt. In der vorliegenden Ausführungsform ist der FinFET 120b ein FinFET vom p-Typ, und der Auskleidungsfilm 108b kann durch Abscheiden von Siliziumnitrid in einem geeigneten Prozess gebildet werden, wie zum Beispiel ALD oder PECVD. In verschiedenen Ausführungsformen hat der Auskleidungsfilm 108b eine Dicke von etwa 1 nm bis etwa 5 nm. Obgleich die festen Ladungen in den zwei verschiedenen Auskleidungsfilmen 108a und 108b entgegengesetzt sind, verringert der Abstandshalterfilm 108c die Stärke des elektrischen Feldes in der Rippe 104a von den festen Ladungen in dem Auskleidungsfilm 108b, so dass das kombinierte elektrische Felder im Inneren der Rippe 104a immer noch vom selben Typ erscheint wie das eigenständige elektrische Feld des Auskleidungsfilms 108a. In einigen Ausführungsformen hat der Auskleidungsfilm 108a eine höhere Schichtladungsträgerdichte als der Auskleidungsfilm 108b. In einigen Ausführungsformen kann der Auskleidungsfilm 108a eine gleiche Schichtladungsträgerdichte wie, oder auch eine geringfügig kleinere Schichtladungsträgerdichte als, der Auskleidungsfilm 108b, mit dem Vorhandensein des Abstandshalterfilm 108c, haben.
  • In einigen Ausführungsformen ist der FinFET 120a ein FinFET vom p-Typ, und der FinFET 120b ist ein FinFET vom n-Typ. Dementsprechend enthalten die Auskleidungsfilme 108a und 108b effektive feste positive Ladungen bzw. effektive feste negative Ladungen. In weiteren Ausführungsformen enthält der Auskleidungsfilm 108a Siliziumnitrid, und der Auskleidungsfilm 108b enthält Aluminiumoxid.
  • Bei Operation 212 bildet das Verfahren 400 (4) ein Isolierungsstrukturelement 106, das das Bauelement 100 bedeckt. Im Interesse der Klarheit wird das Bauelement 100 mit der Abscheidung des Abstandshalterfilms 108c als das Bauelement 100c bezeichnet (5E). Bei Operation 214a spart das Verfahren 400 (4) das Isolierungsstrukturelement 106, die Auskleidungsfilme 108a und 108b und den Abstandshalterfilm 108c aus, um obere Abschnitte der Rippen 104a und 104b freizulegen, wie in 5F gezeigt. Bei Operation 216 führt das Verfahren 400 (4) weitere Prozesse aus, um die Fertigung des FinFETs 120a und 120b für das Bauelement 100c zu vollenden.
  • Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung Strukturen von und Verfahren für Volumen-FinFETs bereit, die Durchschlagstopper unter den Kanalrippen aufweisen. Die Durchschlagstopper werden mittels fester Ladungen in dielektrischen Auskleidungsfilmen gebildet, welche die Reinheit in den Kanalrippen wahren. Genauer gesagt, wird ein negativ geladener dielektrischer Auskleidungsfilm in einem FET vom n-Typ verwendet, um Elektronen zurückzustoßen, die in der Teilregion fließen würden, und ein positiv geladener dielektrischer Auskleidungsfilm wird in einem FET vom p-Typ verwendet, um Löcher zurückzustoßen, die in der Teilregion fließen würden. Die Dichte der festen Ladungen in den dielektrischen Auskleidungsfilmen kann durch Abstimmen der Abscheidungsbedingungen oder Durchführen von nach der Abscheidung stattfindenden Behandlungen flexibel justiert werden. Verschiedene Ausführungsformen der vorliegenden Offenbarung können mit geringer Komplexität und niedrigen Fertigungskosten implementiert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Erfindung ein Verfahren gemäß Anspruch 1. In einem anderen beispielhaften Aspekt betrifft die vorliegende Erfindung ein Verfahren gemäß Anspruch 9.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Erfindung ein Halbleiterbauelement gemäß Anspruch 14.

Claims (18)

  1. Verfahren, das Folgendes umfasst: Empfangen eines Halbleitersubstrats (102) und einer Rippe (104a), die sich von dem Halbleitersubstrat (102) erstreckt; Ausbilden mehrerer dielektrischer Schichten (108a, 108b, 108c), die konformal die Rippe bedecken, wobei die mehreren dielektrischen Schichten eine erste geladene dielektrische Schicht (108a), die effektive feste Ladungen eines ersten Typs aufweist, und eine zweite geladene dielektrische Schicht (108b), die effektive feste Ladungen eines zweiten Typs aufweist, enthalten, wobei die Ladungen des zweiten Typs den Ladungen des ersten Typs entgegengesetzt sind, wobei die Ladungen des ersten Typs eine erste Schichtdichte aufweisen und die Ladungen des zweiten Typs eine zweite Schichtdichte aufweisen, wobei die erste geladene dielektrische Schicht (108a) zwischen der Rippe (104a) und der zweiten geladenen dielektrischen Schicht (108b) angeordnet ist; Strukturieren der mehreren dielektrischen Schichten (108a, 108b, 108c), wodurch ein erster Abschnitt der Rippe freigelegt wird, wobei ein zweiter Abschnitt der Rippe von mindestens einem Abschnitt der ersten geladenen dielektrischen Schicht (108a) umgeben ist; und Bilden einer Gate-Struktur (110a), die den ersten Abschnitt der Rippe (104a) in Eingriff nimmt; wobei der erste Abschnitt der Rippe (104a) einen Kanal für einen Feldeffekttransistor vom n-Typ bereitstellt; und die Ladungen des ersten Typs negative Ladungen sind; und die Ladungen des zweiten Typs positive Ladungen sind; und die mehreren dielektrischen Schichten (108a, 108b, 108c) außerdem eine Abstandshalterschicht (108c) enthalten, die konformal zu der Rippe (104a) verläuft, wobei die Abstandshalterschicht (108c) zwischen der ersten geladenen dielektrischen Schicht (108a) und der zweiten geladenen dielektrischen Schicht (108b) angeordnet ist, wobei die Abstandshalterschicht (108c) elektrisch neutral ist.
  2. Verfahren nach Anspruch 1, wobei: die erste Schichtdichte höher ist als die zweite Schichtdichte; und das Strukturieren der mehreren dielektrischen Schichten (108a, 108b, 108c) enthält: Bilden eines Isolierungsstrukturelements (106), das die zweite geladene dielektrische Schicht bedeckt und mit ihr in direktem Kontakt steht; und Aussparen des Isolierungsstrukturelements (106) und der ersten und der zweiten geladenen dielektrischen Schicht (108a, 108b), um den ersten Abschnitt der Rippe (104a) freizulegen.
  3. Verfahren nach Anspruch 1, wobei die erste Schichtdichte gleich oder geringfügig niedriger ist als die zweite Schichtdichte.
  4. Verfahren nach Anspruch 1, wobei die erste geladene dielektrische Schicht (108a) Aluminiumoxid enthält und die zweite geladene dielektrische Schicht (108b) Siliziumnitrid enthält.
  5. Verfahren nach Anspruch 1 oder 4, wobei: die erste Schichtdichte innerhalb eines Bereichs von 2 × 1011/cm2 bis 1 × 1013/cm2 liegt; und die zweite Schichtdichte innerhalb eines Bereichs von 2 × 1011/cm2 bis 1 × 1013/cm2 liegt.
  6. Verfahren nach Anspruch 1, wobei die Abstandshalterschicht eine Zusammensetzung enthält, die aus Siliziumoxynitrid, Siliziumcarbidnitrid, Siliziumoxidcarbidnitrid und einer Kombination davon ausgewählt ist.
  7. Verfahren nach Anspruch 1 oder 6, wobei das Strukturieren der mehreren dielektrischen Schichten (108a, 108b) enthält: Bilden eines Isolierungsstrukturelements (106), das die zweite geladene dielektrische Schicht (108b) bedeckt und mit ihr in direktem Kontakt steht; und Aussparen des Isolierungsstrukturelements (106), der ersten und der zweiten geladenen dielektrischen Schicht (108a, 108b) und der Abstandshalterschicht (108c), um den ersten Abschnitt der Rippe (104a) freizulegen.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bilden der mehreren dielektrischen Schichten (108a, 108b) das Ausführen eines Atomschichtabscheidungs (ALD)-Prozesses enthält.
  9. Verfahren zum Bilden eines Halbleiterbauelements, das Folgendes umfasst: Empfangen eines Substrats (102), das eine erste und eine zweite Rippe (104a, 104b) enthält, die sich von dem Substrat (102) erstrecken; Abscheiden einer ersten dielektrischen Schicht (108a), die effektive Ladungen eines ersten Typs enthält, wobei die erste dielektrische Schicht die erste und die zweite Rippe (104a, 104b) bedeckt; Ätzen eines Abschnitts der ersten dielektrischen Schicht (108a), wodurch die zweite Rippe (104b) freigelegt wird; Abscheiden einer zweiten dielektrischen Schicht (108b), die effektive Ladungen eines zweiten Typs enthält, die den effektiven Ladungen eines ersten Typs entgegengesetzt sind, wobei die zweite dielektrische Schicht (108b) die zwei Rippen (104a, 104b) bedeckt; Bilden eines Isolierungsstrukturelements (106), das die erste und die zweite dielektrische Schicht (108a, 108b) bedeckt; und Aussparen des Isolierungsstrukturelements (106) und der ersten und der zweiten dielektrischen Schicht (108a, 108b), wodurch ein erster Abschnitt der ersten Rippe (104a) und ein erster Abschnitt der zweiten Rippe (104b) freigelegt werden; wobei der erste Abschnitt der ersten Rippe (104a) einen Kanal für einen Feldeffekttransistor vom n-Typ bereitstellt; und die effektiven Ladungen des ersten Typs negative Ladungen sind; und die effektiven Ladungen des zweiten Typs positive Ladungen sind; und außerdem eine Abstandshalterschicht (108c) abgeschieden wird, die konformal zu der ersten Rippe (104a) verläuft, wobei die Abstandshalterschicht (108c) zwischen der ersten dielektrischen Schicht (108a) und der zweiten dielektrischen Schicht (108b) angeordnet ist, wobei die Abstandshalterschicht (108c) elektrisch neutral ist.
  10. Verfahren nach Anspruch 9, wobei die zweite dielektrische Schicht (108b) sowohl die erste Rippe (104a) als auch die zweite Rippe (104b) bedeckt, und wobei die erste dielektrische Schicht (108a) eine höhere Ladungsträgerschichtdichte hat als die zweite dielektrische Schicht (108b).
  11. Verfahren nach Anspruch 9 oder 10, wobei: der erste Abschnitt der ersten Rippe (104a) einen Kanal für den Feldeffekttransistor vom n-Typ bereitstellt und die Ladungen des ersten Typs negative Ladungen sind; und der erste Abschnitt der zweiten Rippe (104b) einen Kanal für einen Feldeffekttransistor vom p-Typ bereitstellt und die Ladungen des zweiten Typs positive Ladungen sind.
  12. Verfahren nach Anspruch 11, wobei: die erste dielektrische Schicht (108a) Aluminiumoxid enthält; und die zweite dielektrische Schicht (108b) Siliziumnitrid enthält.
  13. Verfahren nach einem der vorangehenden Ansprüche 9 bis 12, wobei das Abscheiden der ersten und der zweiten dielektrischen Schicht (108a, 108b) durch Atomschichtabscheidung (ALD) erfolgt.
  14. Halbleiterbauelement, das Folgendes umfasst: ein Substrat (102); eine Isolierstruktur (106) über dem Substrat (102); eine erste Rippe (104a), die sich von dem Substrat (102) erstreckt, wobei ein erster Abschnitt der ersten Rippe (104a) über der Isolierstruktur (106) liegt und ein zweiter Abschnitt der ersten Rippe (104a) von der Isolierstruktur (106) umgeben ist; eine erste und eine zweite dielektrische Schicht (108a, 108b) zwischen der Isolierstruktur (106) und dem zweiten Abschnitt der ersten Rippe (104a), wobei die erste dielektrische Schicht (108a) feste Ladungen eines ersten Typs enthält; eine zweite Rippe (104b), die sich von dem Substrat (102) erstreckt, wobei ein erster Abschnitt der zweiten Rippe (104b) über der Isolierstruktur (106) liegt und ein zweiter Abschnitt der zweiten Rippe (104b) von der Isolierstruktur (106) umgeben ist; und die zweite dielektrische Schicht (108b) zwischen der Isolierstruktur (106) und dem zweiten Abschnitt der zweiten Rippe, wobei die zweite dielektrische Schicht (108b) feste Ladungen eines zweiten Typs enthält, wobei die Ladungen des ersten Typs den Ladungen des zweiten Typs entgegengesetzt sind; wobei der erste Abschnitt der ersten Rippe (104a) einen Kanal für einen Feldeffekttransistor vom n-Typ bereitstellt; und die Ladungen des ersten Typs negative Ladungen sind; und die Ladungen des zweiten Typs positive Ladungen sind; und außerdem eine Abstandshalterschicht (108c) enthalten ist, die konformal zu der ersten Rippe (104a) verläuft, wobei die Abstandshalterschicht (108c) zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht angeordnet ist, wobei die Abstandshalterschicht (108c) elektrisch neutral ist.
  15. Halbleiterbauelement nach Anspruch 14, wobei: der erste Abschnitt der ersten Rippe (104a) einen p-Typ-dotierten Kanal für den Feldeffekttransistor vom n-Typ enthält und die Ladungen des ersten Typs negative Ladungen sind; und der erste Abschnitt der zweiten Rippe (104b) einen n-Typ-dotierten Kanal für einen Feldeffekttransistor vom p-Typ enthält und die Ladungen des zweiten Typs positive Ladungen sind.
  16. Halbleiterbauelement nach Anspruch 15, wobei: die erste dielektrische Schicht (108a) Aluminiumoxid enthält; und die zweite dielektrische Schicht (108b) Siliziumnitrid enthält.
  17. Halbleiterbauelement nach Anspruch 15 oder 16, wobei: die erste dielektrische Schicht (108a) eine Ladungsträgerschichtdichte innerhalb eines Bereichs von 2 × 1011/cm2 bis 1 × 1013/cm2 hat; und die zweite dielektrische Schicht (108b) eine Ladungsträgerschichtdichte innerhalb eines Bereichs von 2 × 1011/cm2 bis 1 × 1013/cm2 hat.
  18. Halbleiterbauelement nach einem der vorangehenden Ansprüche 14 bis 17, wobei die Isolierstruktur (106) ein Flachgrabenisolierungs (STI)-Strukturelement ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784239B2 (en) * 2016-12-14 2023-10-10 Intel Corporation Subfin leakage suppression using fixed charge
US10777466B2 (en) 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
US11335770B2 (en) 2020-05-28 2022-05-17 Winbond Electronics Corp. Semiconductor isolation structures having different configurations in different device regions and method of forming the same
CN113667962A (zh) * 2021-08-11 2021-11-19 江苏微导纳米科技股份有限公司 复合膜及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126141A1 (en) 2014-11-03 2016-05-05 Globalfoundries Inc. Methods for forming finfets having a capping layer for reducing punch through leakage
US20170053825A1 (en) 2015-08-20 2017-02-23 Kang-ill Seo Semiconductor devices having fin field effect transistors with a single liner pattern in a first region and a dual liner pattern in a second region and methods for manufacturing the same
US20170062280A1 (en) 2015-09-02 2017-03-02 Semiconductor Manufacturing International (Beijing) Corporation Fin field-effect transistor and fabrication method thereof
US20170133378A1 (en) 2015-11-05 2017-05-11 Institute of Microelectronics, Chinese Academy of Sciences Cmos devices having charged punch-through stopper layer to reduce punch-through and methods of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9530775B2 (en) * 2013-06-12 2016-12-27 Globalfoundries Inc. Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9564530B2 (en) * 2014-06-23 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9502414B2 (en) * 2015-02-26 2016-11-22 Qualcomm Incorporated Adjacent device isolation
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9824937B1 (en) * 2016-08-31 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flowable CVD quality control in STI loop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126141A1 (en) 2014-11-03 2016-05-05 Globalfoundries Inc. Methods for forming finfets having a capping layer for reducing punch through leakage
US20170053825A1 (en) 2015-08-20 2017-02-23 Kang-ill Seo Semiconductor devices having fin field effect transistors with a single liner pattern in a first region and a dual liner pattern in a second region and methods for manufacturing the same
US20170062280A1 (en) 2015-09-02 2017-03-02 Semiconductor Manufacturing International (Beijing) Corporation Fin field-effect transistor and fabrication method thereof
US20170133378A1 (en) 2015-11-05 2017-05-11 Institute of Microelectronics, Chinese Academy of Sciences Cmos devices having charged punch-through stopper layer to reduce punch-through and methods of manufacturing the same

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