DE102015112604B4 - Verfahren für die Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren für die Herstellung eines Halbleiterbauelements (1), das Folgendes umfasst:Ausbilden einer Rippenstruktur (20) über einem Substrat (10);Ausbilden einer Isolierschicht (50) dergestalt, dass ein oberer Teil der Rippenstruktur (20) von der Isolierschicht (50) vorsteht;Ausbilden einer Gate-Struktur (110) über einem Teil der Rippenstruktur (20) und über der Isolierschicht (50);Ausbilden von Aussparungen in der Isolierschicht (50) auf beiden Seiten der Rippenstruktur (20); undAusbilden, während des Ausbildens der Aussparungen in der Isolierschicht (50), einer Aussparung in einem Abschnitt der Rippenstruktur (20), der nicht durch die Gate-Struktur (110) bedeckt ist,wobei die Aussparung in der Rippenstruktur (20) und die Aussparungen in der Isolierschicht (50) so ausgebildet werden, dass eine Tiefe D1 der Aussparung in der Rippenstruktur (20) und eine Tiefe D2 der Aussparungen in der Isolierschicht (50), von einer obersten Fläche der Isolierschicht (50) aus gemessen, 0 < D1 ≤ D2 erfüllen.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft einen integrierten Halbleiterschaltkreis, insbesondere ein Halbleiterbauelement mit einer Rippenstruktur und seinen Herstellungsprozess.
  • HINTERGRUND
  • In dem Maße, wie sich die Halbleiterindustrie im Bemühen um höhere Bauelementdichte, höhere Leistung und niedrigere Kosten in den Bereich der Nanotechnologie-Prozessknoten vorgearbeitet hat, haben die aus Herstellungs- und Designproblemen entstandenen Herausforderungen zur Entwicklung dreidimensionaler Designs, wie zum Beispiel einem mit Rippen versehenen Feldeffekttransistor (FinFET), geführt. FinFET-Bauelemente umfassen in der Regel Halbleiterrippen mit hohen Seitenverhältnissen, in denen Kanal- und Source-/Drain-Regionen von Halbleitertransistor-Bauelementen ausgebildet werden. Ein Gate wird über und entlang den Seiten der Rippenstruktur ausgebildet (zum Beispiel durch Umhüllen), wobei der Vorteil der größeren Oberfläche der Kanal- und Source-/Drain-Regionen ausgenutzt wird, um schnellere, zuverlässigere und besser kontrollierte Halbleitertransistorbauelemente zu erhalten. In einigen Bauelementen können gedehnte oder gestreckte (strained) Materialien in Source/Drain (S/D)-Abschnitten des FinFETs, in denen beispielsweise Silizium-Germanium (SiGe), Siliziumphosphid (SiP) oder Silizium-Carbid (SiC) verarbeitet wurden, dafür verwenden werden, die Trägermobilität zu erhöhen.
  • US 2014 / 0 306 297 A1 offenbart ein Verfahren, das das Bilden einer Halbleiterfinne über oberen Oberflächen von Isolationsbereichen und das Bilden eines Gatestapels auf einer oberen Oberfläche und Seitenwänden eines mittleren Abschnitts der Halbleiterfinne umfasst.
  • US 2014 / 0 374 827 A1 offenbart ein Halbleiterbauelement mit einem aktiven Muster vom Finnen-Typ, das über einer Bauelement-Isolationsschicht hervorsteht.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein der Veranschaulichung dienen. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Darstellung nach Bedarf vergrößert oder verkleinert werden.
    • 1A ist ein beispielhaftes Prozessflussdiagramm für die Herstellung eines Halbleiter-FET-Bauelements mit einer Rippenstruktur (FinFET);
    • 1B und 1C sind beispielhafte perspektivische Ansichten des FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung; und
    • 2-16 zeigen beispielhafte Prozesse für die Herstellung des FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale verschiedener Ausführungsformen bereitstellt. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfasst“ oder „besteht aus“ bedeuten.
  • 1A ist ein beispielhaftes Flussdiagramm für die Herstellung eines Halbleiter-FET-Bauelements mit einer Rippenstruktur (FinFET). 1B und 1C sind beispielhafte perspektivische Ansichten des FinFET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie in den 1B und 1C gezeigt, sind Rippenstrukturen 20, die von einer Isolierschicht 50 hervorstehen, über einem Substrat 10 angeordnet, und eine Gate-Struktur 110 wird über den Rippenstrukturen ausgebildet. In 1B umfasst ein FinFET-Bauelement 1 mehrere Rippenstrukturen, während in 1C ein FinFET-Bauelement 2 eine Rippenstruktur umfasst.
  • Das Flussdiagramm von 1A veranschaulicht nur einen relevanten Teil des gesamten Herstellungsprozesses für ein FinFET-Bauelement. Es versteht sich, dass weitere Operationen vor, während und nach den durch 1A gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahrens zu bilden. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. Des Weiteren sind die allgemeinen Operationen für die Herstellung einer ausgesparten S/D-Struktur mit Dehnungsmaterialien (oder Spannungsbildnern) in der Rippenstruktur im US-Patent Nr. 8,440,517 offenbarten, dessen gesamter Inhalt hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • In S1001 wird eine Rippenstruktur über einem Substrat hergestellt. In S1002 wird eine Gate-Struktur, die eine Gate-Dielektrikumschicht und eine Gate-Elektrode umfasst, über einem Teil der Rippenstruktur ausgebildet. In S1003 wird eine Region für einen zweiten FET-Typ, wie zum Beispiel einen FET vom p-Typ, mit einer Deckschicht bedeckt, um die Region für den zweiten FET-Typ vor den anschließenden Prozessen für einen ersten FET-Typ, wie zum Beispiel einen FET vom n-Typ, zu schützen. In S 1004 wird die Rippenstruktur, die nicht durch die Gate-Struktur bedeckt ist, ausgespart. In S1005 wird eine Spannungsbildnerschicht in dem ausgesparten Abschnitt der Rippenstruktur ausgebildet. Nach dem Ausbilden der Spannungsbildnerstruktur für den ersten FET-Typ wird in S1006 eine Region für den ersten FET-Typ mit einer Deckschicht bedeckt, um den ersten FET-Typ mit der Spannungsbildnerstruktur vor den anschließenden Prozessen für den zweiten FET-Typ zu schützen. In S 1007 wird die Rippenstruktur, die nicht durch die Gate-Struktur für den zweiten FET-Typ bedeckt ist, ausgespart. In S1008 wird eine Spannungsbildnerschicht in dem ausgesparten Abschnitt der Rippenstruktur für den zweiten FET-Typ ausgebildet. Es ist möglich, zuerst einen FET vom p-Typ und dann einen FET vom n-Typ zu verarbeiten.
  • Anhand der 2-15B werden die Details des beispielhaften Herstellungsprozesses eines FinFET beschrieben.
  • 2 ist eine beispielhafte Querschnittsansicht des FinFET-Bauelements 1 mit einem Substrat 10 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Um eine Rippenstruktur herzustellen, wird beispielsweise durch einen thermischen Oxidationsprozess und/oder einen chemischen Aufdampfungs (CVD)-Prozess eine Maskenschicht über dem Substrat 10 ausgebildet. Das Substrat 10 ist zum Beispiel ein Siliziumsubstrat vom p-Typ, wobei eine Störatomkonzentration in einem Bereich von etwa 1,12 × 1015 cm-3 bis etwa 1,68 × 1015 cm-3 liegt. In anderen Ausführungsformen ist das Substrat 10 ein Siliziumsubstrat vom n-Typ, wobei eine Störatomkonzentration in einem Bereich von etwa 0,905 × 1015 cm-3 bis etwa 2,34 × 1015 cm-3 liegt. Die Maskenschicht umfasst in einigen Ausführungsformen zum Beispiel eine Kontaktinseloxid (zum Beispiel Siliziumoxid)-Schicht und eine Siliziumnitridmaskenschicht.
  • Alternativ kann das Substrat 10 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium, einen Verbundhalbleiter, der IV-IV-Verbundhalbleiter umfasst, wie zum Beispiel SiC und SiGe, III-V-Verbundhalbleiter, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GalnAs, GaInP und/oder GalnAsP, oder Kombinationen davon. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI (Silizium-auf-Isolator)-Substrats. Wenn ein SOI-Substrat verwendet wird, so kann die Rippenstruktur von der Siliziumschicht des SOI-Substrats hervorstehen oder kann von der Isolatorschicht des SOI-Substrats hervorstehen. Im letzteren Fall wird die Siliziumschicht des SOI-Substrats verwendet, um die Rippenstruktur zu bilden. Amorphe Substrate, wie zum Beispiel amorphes Si oder amorphes SiC, oder Isoliermaterial, wie zum Beispiel Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Regionen umfassen, die zweckmäßig mit Störatomen dotiert wurden (zum Beispiel mit einer Leitfähigkeit vom p-Typ oder vom n-Typ).
  • Die Kontaktinseloxidschicht kann mittels thermischer Oxidation oder eines CVD-Prozesses ausgebildet werden. Die Siliziumnitridmaskenschicht kann mittels physikalischer Aufdampfung (PVD), wie zum Beispiel ein Sputterverfahren, mittels CVD, Plasma-verstärkter chemischer Aufdampfung (PECVD), unter atmosphärischem Druck stattfindender chemischer Aufdampfung (APCVD), Niederdruck-CVD (LPCVD), CVD mittels hochdichtem Plasma (HDPCVD), Atomschichtabscheidung (ALD) und/oder anderen Prozessen ausgebildet werden.
  • Die Dicke der Kontaktinseloxidschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitridmaskenschicht liegt in einem Bereich von etwa 2 nm bis etwa 50 nm. Des Weiteren wird eine Maskenstruktur über der Maskenschicht ausgebildet. Die Maskenstruktur ist zum Beispiel eine Resiststruktur, die durch Lithografie-Operationen ausgebildet wird.
  • Unter Verwendung der Maskenstruktur als eine Ätzmaske wird eine Hartmaskenstruktur 100 der Kontaktinseloxidschicht 101 und der Siliziumnitridmaskenschicht 102 ausgebildet. Die Breite der Hartmaskenstruktur 100 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm. In bestimmten Ausführungsformen liegt die Breite der Hartmaskenstrukturen 100 in einem Bereich von etwa 7 nm bis etwa 12 nm.
  • Wie in 2 gezeigt, wird das Substrat 10 - unter Verwendung der Hartmaskenstruktur 100 als eine Ätzmaske - durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens zu Rippenstrukturen 20 strukturiert. Eine Höhe H1 (in der Z-Richtung) der Rippenstruktur 20 liegt in einem Bereich von etwa 100 nm bis etwa 300 nm. In bestimmten Ausführungsformen liegt die Höhe in einem Bereich von etwa 50 nm bis etwa 100 nm. Wenn die Höhen der Rippenstrukturen nicht gleichmäßig sind, so kann die Höhe des Substrats von der Ebene aus gemessen werden, die den durchschnittlichen Höhen der Rippenstrukturen entspricht.
  • In dieser Ausführungsform wird ein Volumensiliziumwafer als ein Ausgangsmaterial verwendet und bildet das Substrat 10. Jedoch können in einigen Ausführungsformen andere Arten von Substraten als das Substrat 10 verwenden werden. Zum Beispiel kann ein Siliziumauf-Isolator (SOI)-Wafer als ein Ausgangsmaterial verwenden werden, und die Isolatorschicht des SOI-Wafers bildet das Substrat 10, und die Siliziumschicht des SOI-Wafers wird für die Rippenstrukturen 20 verwendet.
  • Wie in 2 gezeigt, sind zwei Rippenstrukturen 20 nebeneinander in der Y-Richtung in einer ersten Bauelement-Region 1A bzw. in einer zweiten Bauelement-Region 1B angeordnet. Jedoch ist die Anzahl der Rippenstrukturen nicht auf zwei beschränkt. Die Anzahl kann auch eins, drei, vier oder fünf oder mehr sein. Des Weiteren können eine oder mehrere Dummy-Rippenstrukturen neben beiden Seiten der Rippenstrukturen 20 angeordnet sein, um die Strukturtreue in Strukturierungsprozessen zu verbessern. Die Breite W1 der Rippenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm und kann in bestimmten Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 15 nm liegen. Die Höhe H1 der Rippenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 300 nm und kann in anderen Ausführungsformen in einem Bereich von etwa 50 nm bis 100 nm liegen. Der Raum S zwischen den Rippenstrukturen 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 80 nm und kann in anderen Ausführungsformen in einem Bereich von etwa 7 nm bis 15 nm liegen. Dem Fachmann ist jedoch klar, dass die in den Beschreibungen genannten Abmessungen und Werte lediglich Beispiele sind und so geändert werden können, dass sie für verschiedene Maßstäbe von integrierten Schaltkreisen geeignet sind.
  • In dieser Ausführungsform ist die erste Bauelement-Region 1A für FinFETs vom n-Typ gedacht, und die zweite Bauelement-Region 1B ist für FinFETs vom p-Typ gedacht.
  • 3 ist eine beispielhafte Querschnittsansicht des FinFET-Bauelements 1 mit Rippenstrukturen 20 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Wie in 3 gezeigt, wird eine Isolierschicht 50 über dem Substrat 10 ausgebildet, um die Rippenstruktur 20 vollständig zu bedecken.
  • Die Isolierschicht 50 umfasst eine oder mehrere Schichten aus Isoliermaterialien, wie zum Beispiel Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, die durch LPCVD (chemische Niederdruckaufdampfung), Plasma-CVD oder fließfähige CVD ausgebildet werden. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie schon ihr Name sagt, während der Abscheidung „fließen“, um Spalten oder Räume mit einem hohen Seitenverhältnis auszufüllen. Gewöhnlich werden verschiedene chemische Zusammensetzungen zu Siliziumhaltigen Vorläufern hinzugefügt, damit der abgeschiedene Film fließen kann. In einigen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Zu Beispielen fließfähiger dielektrischer Vorläufer, insbesondere fließfähiger Siliziumoxid-Vorläufer, gehören ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie zum Beispiel Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem aus mehreren Operationen bestehenden Prozess ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann ausgeheilt, um ein oder mehrere unerwünschte Elemente zu entfernen, um Siliziumoxid zu bilden. Wenn das eine oder die mehreren unerwünschten Elemente entfernt werden, so verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und ausgeheilt. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die Isolierschicht 50 kann in einigen Ausführungsformen durch eine oder mehrere Schichten aus SOG, SiO, SiON, SiOCN und/oder Fluorid-dotiertem Silikatglas (FSG) gebildet werden.
  • 4 ist eine beispielhafte Querschnittsansicht des FinFET-Bauelements 1 mit Rippenstrukturen 20 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Nach dem Ausbilden der Isolierschicht 50 wird eine Planarisierungsoperation ausgeführt, um einen Teil der Isolierschicht 50 und der Maskenschicht 100 (die Kontaktinseloxidschicht 101 und die Siliziumnitridmaskenschicht 102) zu entfernen. Dann wird die Isolierschicht 50 weiter entfernt, so dass ein oberer Teil der Rippenstruktur 20, die ist zu werden einen Kanalschicht, wird belichtet, wie in 4 gezeigt, die Planarisierungsoperation kann ein chemischmechanisches Polieren (CMP) und/oder einen Rückätzprozess umfassen.
  • In mindestens einer Ausführungsform kann die Siliziumnitridschicht 102 mittels eines Nassprozesses unter Verwendung von heißem H3PO4 entfernt werden, während die Kontaktinseloxidschicht 101 mit verdünnter Fluorwasserstoffsäure entfernt werden kann, wenn sie aus Siliziumoxid besteht. In einigen alternativen Ausführungsformen kann das Entfernen der Maskenschicht 100 nach dem Aussparen der Isolierschicht 50 ausgeführt werden.
  • In bestimmten Ausführungsformen kann das teilweise Entfernen der Isolierschicht 50 unter Verwendung eines Nassätzprozesses ausgeführt werden, wie zum Beispiel durch Eintauchen des Substrats in Fluorwasserstoffsäure. In einer weiteren Ausführungsform kann das teilweise Entfernen der Isolierschicht 50 unter Verwendung eines Trockenätzprozesses ausgeführt werden, wie zum Beispiel des Trockenätzprozesses mittels CHF3 oder BF3 als Ätzgase.
  • In einigen Ausführungsformen kann die Oberfläche 51 der Isolierschicht 50 eine Form haben, bei der die Isolierregionen 50 erhöhte Abschnitte an den Seiten der Rippenstrukturen habe, und in anderen Ausführungsformen kann die Oberfläche der Isolierschicht 50 im Wesentlichen flach sein.
  • Nach dem Ausbilden der Isolierschicht 50 kann ein thermischer Prozess, wie zum Beispiel ein Ausheilungsprozess, ausgeführt werden, um die Qualität der Isolierschicht 50 zu verbessern. In bestimmten Ausführungsformen wird der thermische Prozess unter Verwendung eines schnellen thermischen Ausheilens (Rapid Thermal Annealing, RTA) bei einer Temperatur in einem Bereich von etwa 900°C bis etwa 1050°C über eine Dauer von etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung, wie zum Beispiel einer N2-, Ar- oder He-Umgebung ausgeführt.
  • 5 ist eine beispielhafte Querschnittsansicht des FinFET-Bauelements 1 mit Rippenstrukturen 20 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. 6A und 6B sind beispielhafte Querschnittsansichten entlang der Richtung (X-Richtung), in der sich die Rippenstrukturen erstrecken.
  • Eine Gate-Dielektrikumschicht 105 und eine Polysiliziumschicht werden über der Isolierschicht 50 und den frei liegenden Rippenstrukturen 20 ausgebildet, und dann werden Strukturierungsoperationen ausgeführt, um Gate-Stapel zu erhalten, die die Gate-Elektrodenschichten 110A und 110B aus Polysilizium sowie die Gate-Dielektrikumschicht 105 umfassen. Die Strukturierung der Polysiliziumschicht wird in einigen Ausführungsformen unter Verwendung einer Hartmaske 200 ausgeführt, die eine Siliziumnitridschicht 201 und eine Oxidschicht 202 umfasst. In anderen Ausführungsformen kann die Schicht 201 Siliziumoxid sein, und die Schicht 202 kann Siliziumnitrid sein. Die Gate-Dielektrikumschicht 105 kann Siliziumoxid sein, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Prozesse gebildet wird. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 105 eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dielektrische Materialien mit hohem k-Wert umfassen. Dielektrische Materialien mit hohem k-Wert umfassen Metalloxide. Zu Beispielen von Metalloxiden, die für Dielektrika mit hohem k-Wert verwendet werden, gehören Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, He, Tm, Yb, Lu und/oder Gemische davon. In einigen Ausführungsformen liegt eine Dicke der Gate-Dielektrikumschicht im Bereich von etwa 1 nm bis 5 nm. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 105 eine Grenzschicht umfassen, die aus Siliziumdioxid besteht.
  • In einigen Ausführungsformen können die Gate-Elektrodenschichten 110A und 110B eine Einzelschicht- oder eine Mehrschichtstruktur umfassen. In der vorliegenden Ausführungsform können die Gate-Elektrodenschichten 110A und 110B Polysilizium umfassen. Des Weiteren können die Gate-Elektrodenschichten 110A und 110B dotiertes Polysilizium mit gleichmäßiger oder ungleichmäßiger Dotierung sein. In einigen alternativen Ausführungsformen können die Gate-Elektrodenschichten 110A und 110B ein Metall, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, andere leitfähige Materialien mit einer Austrittsarbeit, die mit dem Substratmaterial kompatibel ist, oder Kombinationen davon umfassen. Die Gate-Elektrodenschichten 110A und 110B können unter Verwendung eines geeigneten Prozesses gebildet werden, wie zum Beispiel ALD, CVD, PVD, Plattieren oder Kombinationen davon.
  • Die Breite W2 der Gate-Elektrodenschichten 110 A und 110B liegt in einigen Ausführungsformen im Bereich von etwa 30 nm bis etwa 60 nm.
  • Des Weiteren werden auch Seitenwand-Isolierungsschichten 80 auf beiden Seiten der Gate-Elektrodenschichten 110A und 110B ausgebildet. Die Seitenwand-Isolierungsschichten 80 können eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder anderen geeigneten Materialien umfassen. Die Seitenwand-Isolierungsschichten 80 können eine Einzelschicht- oder eine Mehrschichtstruktur umfassen. Eine Deckschicht aus einem Seitenwand-Isoliermaterial kann durch CVD, PVD, ALD oder eine andere geeignete Technik ausgebildet werden. Dann wird ein anisotropes Ätzen an dem Seitenwand-Isoliermaterial ausgeführt, um ein Paar Seitenwand-Isolierungsschichten (Abstandshalter) 80 auf gegenüberliegenden Seiten des Gate-Stapels auszubilden. Die Dicke der Seitenwand-Isolierungsschichten 80 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. In bestimmten Ausführungsformen brauchen die Seitenwand-Isolierungsschichten 80 nicht auf dieser Stufe ausgebildet zu werden.
  • 7A und 7B sind beispielhafte Querschnittsansichten, und 7C ist eine beispielhafte perspektivische Ansicht des FinFET-Bauelements 1 mit Gate-Strukturen über Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Wie in den 7A-7C gezeigt, wird eine Deckschicht 120 über den Gate-Strukturen und den Rippenstrukturen in den ersten und zweiten Bauelement-Regionen ausgebildet. Die Deckschicht 120 kann in einigen Ausführungsformen Siliziumnitrid mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm umfassen.
  • 8A und 8B sind beispielhafte Querschnittsansichten, und 8C ist eine beispielhafte perspektivische Ansicht des FinFET-Bauelements 1 mit Gate-Strukturen über Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Wie in den 8A-8C gezeigt, wird eine Maskierungsschicht 130 über der Deckschicht 120 ausgebildet, und des Weiteren wird eine Maskenstruktur 135 über der Maskierungsschicht 130 unter Verwendung eines Lithografieprozesses ausgebildet. Die Maskenstruktur 135 bedeckt die zweite Bauelement-Region 1B, wie in den 8B und 8C gezeigt. Die Maskierungsschicht 130 kann ein organisches Material umfassen. In einigen Ausführungsformen umfasst die Maskierungsschicht ein Material, das für eine Boden-Antireflexionsbeschichtung (BARC) für einen Lithografieprozess verwendet wird. Die Maskenstruktur 135 kann einen Fotoresist umfassen.
  • 9A ist eine beispielhafte perspektivische Ansicht, und 9B ist eine beispielhafte Querschnittsansicht entlang XI-XI in 9A des FinFET-Bauelements 1 mit Gate-Strukturen über Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. In 9B sind für Erläuterungszwecke vier Rippenstrukturen 20A in der ersten Bauelement-Region 1A veranschaulicht, während 9A zwei Rippenstrukturen 20A in der ersten Bauelement-Region 1A veranschaulicht; aber die Anzahl der Rippenstrukturen ist nicht auf vier oder zwei beschränkt.
  • Unter Verwendung der Maskenstruktur 135 wird die Maskierungsschicht 130 geätzt, und unter Verwendung der geätzten Maskierungsschicht wird die Deckschicht (SiN) 120 in der ersten Bauelement-Region anisotrop geätzt. Wie in den 9A und 9B gezeigt, wird die Deckschicht 120 in der ersten Bauelement-Region 1A entfernt, mit Ausnahme von Seitenabschnitten der Rippenstrukturen 20A und Seitenabschnitten des Gate-Stapels. Die Oberseiten der Rippenstrukturen 20A liegen frei. In einigen Ausführungsformen wird ein Teil der Seitenabschnitte der Deckschicht 120 ebenfalls geätzt.
  • In einigen Ausführungsformen wird eine einzelne Schicht aus Fotoresist über der zweiten Bauelement-Region 1B ausgebildet, und unter Verwendung der Fotoresistschicht als eine Maske wird die Deckschicht 120 geätzt. Nachdem die Deckschicht 120 geätzt wurde, wird die Maskierungsschicht 130 (und die Maskenstruktur 135, wenn sie bleibt) entfernt. In einigen Ausführungsformen kann die Oberfläche 51A der Isolierschicht 50 eine Form haben, bei der die Isolierregionen 50 erhöhte Abschnitte an den Seiten der Rippenstrukturen haben, und in anderen Ausführungsformen kann die Oberfläche der Isolierschicht 50 im Wesentlichen flach sein.
  • In einigen Ausführungsformen wird das Ätzen der Deckschicht 120 unter Verwendung von CH3F, CH2F2, CF4, Ar, HBr, N2, He und/oder O2 als Ätzgas bei einem Druck von 0,39996711 - 6,666118 Pa mit einer Temperatur von 20 bis 70°C ausgeführt.
  • 10A ist eine beispielhafte perspektivische Ansicht. 10B ist eine beispielhafte Querschnittsansicht entlang XI-XI von 10A, und 10C-10E sind beispielhafte Querschnittsansichten des FinFET-Bauelements 1 mit Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. 10D und 10E sind vergrößerte Ansichten des eingekreisten Abschnitts von 10C.
  • Die Abschnitte der Rippenstruktur 20A, die nicht durch die Gate-Struktur bedeckt sind, werden ausgespart, um einen ausgesparten Abschnitt 140A der Rippenstruktur 20A zu bilden. Der ausgesparte Abschnitt 140A wird so ausgebildet, dass eine Oberseite der Rippenstruktur 20A unter der Oberseite der Isolierschicht 50 angeordnet ist.
  • In bestimmten Ausführungsformen wird ein vorgespannter Ätzprozess ausgeführt, um die Oberseite der Rippenstruktur 20A auszusparen, die ungeschützt ist oder frei liegt, um den ausgesparten Abschnitt 140A zu bilden. Während des Aussparungsätzens, oder anschließend, werden die Deckschichten 120, die sich neben den Rippenstrukturen befinden, entfernt.
  • Wie in den 10B-10E gezeigt, werden Teile der Oberseite 51A der Isolierschicht 50 zwischen den Rippenstrukturen ebenfalls ausgespart, und sowohl die Oberseite 51A der Isolierschicht 50 als auch die Oberseiten 21A der ausgesparten Rippenstrukturen 20A haben eine konkave Form (eine „Smiley“-Form). Zum Beispiel kann eine „Smiley“-Form in der Region der Isolierschicht 50 zwischen der mittleren Rippenstruktur 20A-11 und der linken Rippenstruktur 20A-2 und/oder in der Region der Isolierschicht 50 zwischen der mittleren Rippenstruktur 20A-1 und der rechten Rippenstruktur 20A-3 anzutreffen sein.
  • In 10D ist eine Tiefe D1 der Oberseite 21A der ausgesparten Rippenstruktur 20A (20A-1), von der obersten Fläche 52A der Isolierschicht 50 aus um die Rippenstrukturen herum gemessen, größer als eine Tiefe D2 der Oberseite 51A des ausgesparten Abschnitts der Isolierschicht 50 zwischen den Rippenstrukturen, von der obersten Fläche 52A der Isolierschicht 50 aus gemessenen, d. h. D1 > D2. D1 liegt in einigen Ausführungsformen in einem Bereich von etwa 0 nm bis etwa 100 nm, und D2 liegt ebenfalls in einem Bereich von etwa 0 nm bis etwa 100 nm.
  • In 10E ist die Tiefe D1 der Oberseite 21A der ausgesparten Rippenstruktur 20A (20A-1), von der obersten Fläche 52A der Isolierschicht 50 aus um die Rippenstrukturen herum gemessen, kleiner als die Tiefe D2 der Oberseite 51A des ausgesparten Abschnitts der Isolierschicht 50 zwischen den Rippenstrukturen, von der obersten Fläche 52A der Isolierschicht 50 aus gemessen, d. h. 0 ≤ D1 ≤ D2 (aber D1 und D2 sind nicht gleichzeitig null). In einigen Ausführungsformen ist 0 ≤ D1 ≤ D2. D1 liegt in einigen Ausführungsformen in einem Bereich von etwa 0 nm bis etwa 100 nm, und D2 liegt ebenfalls in einem Bereich von etwa 0 nm bis etwa 100 nm. Die Differenz ΔD zwischen D1 und D2 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis 70 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis 50 nm. Die Tiefe D2 kann entweder bei der Region der Isolierschicht 50 zwischen der mittleren Rippenstruktur 20A-1 und der linken Rippenstruktur 20A-2 und/oder bei der Region der Isolierschicht 50 zwischen der mittleren Rippenstruktur 20A-1 und der rechten Rippenstruktur 20A-3 gemessen werden.
  • In einigen Ausführungsformen wird das Aussparungsätzen unter Verwendung von Ar, HBr, N2 und/oder He als Ätzgas bei einem Druck von 0,39996711 - 6,666118 Pa mit einer Temperatur von 20 bis 70°C ausgeführt.
  • 11A ist eine beispielhafte Querschnittsansicht, und 11B ist eine beispielhafte perspektivische Ansicht des FinFET-Bauelements 1 mit Gate-Strukturen über Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • In dem ausgesparten Abschnitt 140A wird eine erste Spannungsbildnerschicht 300 ausgebildet. Die erste Spannungsbildnerschicht 300 kann durch selektives Züchten eines gedehnten Materials über dem ausgesparten Abschnitt 140A und oberhalb der Isolierschicht 50 gebildet werden. Da die Gitterkonstante des gedehnten Materials eine andere als die der Rippenstruktur 20 und des Substrats 10 ist, wird die Kanalregion der Rippenstruktur 20 gedehnt oder gespannt, um die Trägermobilität des Bauelements zu erhöhen und die Bauelementleistung zu steigern.
  • In einer Ausführungsform der vorliegenden Offenbarung ist die erste Spannungsbildnerschicht 300 SiC, SiP und/oder SiCP für einen FinFET vom n-Typ. Wie in 10E gezeigt, wird, wenn die Tiefe D1 und die Tiefe D2 D1 ≤ D2 erfüllen, ein Volumen der epitaxial gezüchteten Spannungsbildnerschicht 300 größer als in dem Fall, wo D1 > D2. Des Weiteren kann, wenn D1 ≤ D2 erfüllt ist, eine Position der Spannungsbildnerschicht 300 präziser gesteuert werden, und ein Gate-Widerstand und/oder ein Source/Drain-Widerstand können reduziert werden.
  • In mindestens einer Ausführungsform kann SiC als die Spannungsbildnerschicht 300 epitaxial durch einen LPCVD-Prozess gezüchtet werden, um die Source- und Drain-Regionen des FinFET vom n-Typ zu bilden. Der LPCVD-Prozess wird in einigen Ausführungsformen mit einer Temperatur von etwa 400 bis 800°C und bei einem Druck von etwa 133,322 bis 26664,5 Pa unter Verwendung von Si3H8 und SiH3CH als Reaktionsgase ausgeführt.
  • In der vorliegenden Ausführungsform wird das selektive Wachstum der ersten Spannungsbildnerschicht 300 fortgesetzt, bis sich das Material 300 vertikal um eine Distanz im Bereich von etwa 10 bis 100 nm vom Boden des ausgesparten Abschnitts 140A erstreckt und sich seitlich über die Oberseiten der Isolierschicht 50 erstreckt. Die ausgebildete erste Spannungsbildnerschicht 300 entspricht einem Source/Drain des FinFET vom n-Typ. Die erste Spannungsbildnerschicht 300 kann eine einzelne Schicht sein oder kann mehrere Spannungsbildnerschichten umfassen.
  • Des Weiteren kann in einigen Ausführungsformen zusätzlich eine Kappschicht 310 über der Spannungsbildnerschicht 300 ausgebildet werden. Die Kappschicht 310 verbessert das Anlegen der mechanischen Spannung durch die Spannungsbildnerschicht 300 an die Kanalschicht. In anderen Ausführungsformen kann eine Schutzschicht, die beispielsweise aus Siliziumnitrid besteht, über der Spannungsbildnerschicht ausgebildet werden.
  • Nachdem die FinFETs in der ersten Bauelement-Region 1A (zum Beispiel FinFETs vom n-Typ) ausgebildet wurden, werden die FinFETs in der zweiten Bauelement-Region 1B in einer ähnlichen Weise wie die erste Bauelement-Region verarbeitet.
  • 12A und 12B sind beispielhafte Querschnittsansichten, und 12C ist eine beispielhafte perspektivische Ansicht des FinFET-Bauelements 1 mit Rippenstrukturen 20 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • Ähnlich den 7A und 7B wird eine Deckschicht 140 über den Gate-Strukturen und den Rippenstrukturen in den ersten und zweiten Bauelement-Regionen ausgebildet. Die Deckschicht 140 kann in einigen Ausführungsformen Siliziumnitrid mit einer Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm umfassen.
  • Ähnlich den 8A-8C wird eine Maskierungsschicht 150 über der Deckschicht 140 ausgebildet, und des Weiteren wird eine Maskenstruktur 155 über der Maskierungsschicht 150 unter Verwendung eines Lithografieprozesses ausgebildet. Die Maskenstruktur 155 bedeckt die erste Bauelement-Region 1A, wie in den 12A und 12C gezeigt. Die Maskierungsschicht 150 kann ein organisches Material umfassen. In einigen Ausführungsformen umfasst die Maskierungsschicht 150 ein Material, das für eine Boden-Antireflexionsbeschichtung (BARC) für einen Lithografieprozess verwendet wird. Die Maskenstruktur 155 kann einen Fotoresist umfassen.
  • Ähnlich den 9A und 9B wird, unter Verwendung der Maskenstruktur 155, die Maskierungsschicht 150 geätzt, und unter Verwendung der geätzten Maskierungsschicht 150 werden die Deckschichten 120 und 140 in der zweiten Bauelement-Region anisotrop geätzt. Ähnlich den 9A und 9B werden die Deckschichten in der zweiten Bauelement-Region 1B entfernt, mit Ausnahme von Seitenabschnitten der Rippenstrukturen 20B und Seitenabschnitten des Gate-Stapels. Die Oberseiten der Rippenstrukturen 20B liegen frei. Die Deckschichten (SiN) 120 und 140 in der zweiten Bauelement-Region 1B werden entfernt, während die Deckschicht 140 immer noch die erste Bauelement-Region 1A bedeckt, um die erste Bauelement-Region vor der anschließenden Operation für die zweite Bauelement-Region zu schützen. In einigen Ausführungsformen wird eine einzelne Schicht aus Fotoresist über der ersten Bauelement-Region 1A ausgebildet, und unter Verwendung der Fotoresistschicht werden die Deckschichten 120 und 140 in der zweiten Bauelement-Region geätzt. Nachdem die Deckschicht 120 und 140 geätzt wurden, wird die Maskierungsschicht 150 (und die Maskenstruktur 155, wenn sie bleibt) entfernt. Es ist anzumerken, dass ähnlich 4 die Oberfläche 51B der Isolierregionen 50B ein „Smiley“-Profil hat.
  • 13A ist eine beispielhafte perspektivische Ansicht, 13B ist eine beispielhafte Querschnittsansicht entlang Y1-Y1 von 13A, und 13C-13E sind beispielhafte Querschnittsansichten des FinFET-Bauelements 1 mit Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. 13D und 13E sind vergrößerte Ansichten des eingekreisten Abschnitts von 13C. In 13B sind vier Rippenstrukturen 20B in der zweiten Bauelement-Region 1B veranschaulicht, während 13A zwei Rippenstrukturen 20B in der zweiten Bauelement-Region 1B veranschaulicht; aber die Anzahl der Rippenstrukturen ist nicht auf vier oder zwei beschränkt.
  • Die Abschnitte der Rippenstruktur 20B, die nicht durch die Gate-Struktur bedeckt sind, werden ausgespart, um einen ausgesparten Abschnitt 140B der Rippenstruktur 20B zu bilden. Der ausgesparte Abschnitt 140B wird so ausgebildet, dass eine Oberseite der Rippenstruktur 20B unter der Oberseite der Isolierschicht 50 angeordnet ist.
  • In bestimmten Ausführungsformen wird unter Verwendung der Deckschichten 120 und 140, die auf den Seitenwänden der Rippenstruktur 20B als Hartmasken verbleiben, ein vorgespannter Ätzprozess ausgeführt, um die Oberseite der Rippenstruktur 20B auszusparen, die ungeschützt ist oder frei liegt, um den ausgesparten Abschnitt 140B zu bilden. Anschließend werden die Deckschichten 120 und 140, die sich neben den Rippenstrukturen befinden, entfernt.
  • Wie in den 13B-13E gezeigt, wird die Oberseite 51B der Isolierschicht 50 zwischen den Rippenstrukturen ebenfalls ausgespart, und sowohl die Oberseite 51B der Isolierschicht 50 als auch die Oberseiten 21B der ausgesparten Rippenstrukturen 20B haben eine konkave Form (eine „Smiley“-Form).
  • In 13D ist eine Tiefe D1' der Oberseite 21B der ausgesparten Rippenstruktur 20B, von der obersten Fläche 52B der Isolierschicht 50 aus um die Rippenstrukturen herum gemessen, größer als eine Tiefe D2' der Oberseite 51B des ausgesparten Abschnitts der Isolierschicht 50 zwischen den Rippenstrukturen, von der obersten Fläche 52B der Isolierschicht 50 aus gemessen, d. h. D1' > D2'. D1' liegt in einigen Ausführungsformen in einem Bereich von etwa 0 nm bis etwa 100 nm, und D2' liegt ebenfalls in einem Bereich von etwa 0 nm bis etwa 100 nm.
  • In 13E ist die Tiefe D1' der Oberseite 21B der ausgesparten Rippenstruktur, von der obersten Fläche 52B der Isolierschicht 50 aus um die Rippenstrukturen herum gemessen, kleiner als die Tiefe D2' der Oberseite 51B des ausgesparten Abschnitts der Isolierschicht 50 zwischen den Rippenstrukturen, von der obersten Fläche 52B der Isolierschicht 50 aus gemessen, d. h. 0 ≤ D1' ≤ D2' (aber D1' und D2' sind nicht gleichzeitig null). In einigen Ausführungsformen ist 0 < D1' < D2'. D1' liegt in einigen Ausführungsformen in einem Bereich von etwa 0 nm bis etwa 100 nm, und D2' liegt ebenfalls in einem Bereich von etwa 0 nm bis etwa 100 nm. Die Differenz ΔD' zwischen D1' und D2' liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis 70 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis 50 nm.
  • 14A ist eine beispielhafte Querschnittsansicht, und 14B ist eine beispielhafte perspektivische Ansicht des FinFET-Bauelements 1 mit Gate-Strukturen über Rippenstrukturen auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform.
  • In dem ausgesparten Abschnitt 140B wird eine zweite Spannungsbildnerschicht 305 ausgebildet. Die zweite Spannungsbildnerschicht 305 kann durch selektives Züchten eines gedehnten Materials über dem ausgesparten Abschnitt 140B und oberhalb der Isolierschicht 50 ausgebildet werden. Da die Gitterkonstante des gedehnten Materials eine andere ist als die der Rippenstruktur 20B und des Substrats 10, wird die Kanalregion der Rippenstruktur 20B gedehnt oder gespannt, um die Trägermobilität der Bauelemente zu erhöhen und die Bauelementleistung zu steigern.
  • In einer Ausführungsform der vorliegenden Offenbarung ist die zweite Spannungsbildnerschicht 305 SiGe für einen FinFET vom p-Typ. Wie in 13E gezeigt, wird, wenn die Tiefe D1' und die Tiefe D2' D1' < D2' erfüllen, ein Volumen der epitaxial gezüchteten Spannungsbildnerschicht 305 größer als in dem Fall, wo D1' > D2'. Des Weiteren kann, wenn D1' < D2' erfüllt ist, eine Position der zweiten Spannungsbildnerschicht 305 präziser gesteuert werden, und ein Gate-Widerstand und/oder ein Source/Drain-Widerstand können reduziert werden.
  • In mindestens einer Ausführungsform kann SiGe als die zweite Spannungsbildnerschicht 305 epitaxial durch einen LPCVD-Prozess gezüchtet werden, um die Source- und Drain-Regionen des FinFET vom p-Typ zu bilden. Der LPCVD-Prozess wird in einigen Ausführungsformen mit einer Temperatur von etwa 400 bis 800°C und bei einem Druck von etwa 133,322 bis 26664,5 Pa unter Verwendung von SiH4 und GeH4 als Reaktionsgase ausgeführt.
  • In der vorliegenden Ausführungsform wird das selektive Wachstum der zweiten Spannungsbildnerschicht 305 fortgesetzt, bis sich das Material 305 vertikal um eine Distanz im Bereich von etwa 10 bis 100 nm vom Boden des ausgesparten Abschnitts 140B erstreckt und sich seitlich über die Oberseiten der Isolierschicht 50 erstreckt. Die ausgebildete zweite Spannungsbildnerschicht 305 entspricht der Source/Drain des FinFET vom p-Typ. Die zweite Spannungsbildnerschicht 305 kann eine einzelne Schicht sein oder kann mehrere Spannungsbildnerschichten umfassen.
  • Des Weiteren wird in einigen Ausführungsformen eine Kappschicht 315 über der Spannungsbildnerschicht 305 ausgebildet. Wenn die Spannungsbildnerschicht 305 SiGe ist, so ist die Kappschicht 315 Si, das epitaxial durch einen LPCVD-Prozess gezüchtet wird. Die Kappschicht 315 verbessert das Anlegen der mechanischen Spannung durch die Spannungsbildnerschicht 305 an die Kanalschicht.
  • 15A und 15B sind beispielhafte Querschnittsansichten des FinFET-Bauelements 1 mit Rippenstrukturen 20 auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer Ausführungsform. 15A ist eine beispielhafte Querschnittsansicht entlang XI-XI von 14B, und 15B ist eine beispielhafte Querschnittsansicht entlang Y1-Y1 von 14B. In den 15A und 15B sind vier Rippenstrukturen 20A und 20B für Erläuterungszwecke veranschaulicht, während 14B zwei Rippenstrukturen 20A und 20B in der ersten bzw. der zweiten Bauelement-Region veranschaulicht; aber die Anzahl der Rippenstrukturen ist nicht auf vier oder zwei beschränkt.
  • Wie in 15A gezeigt, wird eine dielektrische Zwischenschicht 400 über den Gate-Strukturen und den Source/Drains in der ersten Bauelement-Region 1A ausgebildet. Die dielektrische Schicht 400 wird auch über den Gate-Strukturen und den Source/Drains in der zweiten Bauelement-Region 1B ausgebildet, wie in 15B gezeigt.
  • Wie in 15A gezeigt, ist eine Höhe H2 der Schnittstelle zwischen der Rippenstruktur 20A und der ersten Spannungsbildnerschicht 300 größer als eine Höhe H3 der Isolierschicht 50 (der niedrigsten Höhe zwischen den Rippenstrukturen), von dem Substrat aus gemessen. Die Differenz ΔH zwischen H2 und H3 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis 70 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis 50 nm.
  • Gleichermaßen ist, wie in 15B gezeigt, eine Höhe H2' der Schnittstelle zwischen der Rippenstruktur 20B und der zweiten Spannungsbildnerschicht 305 größer als eine Höhe H3' der Isolierschicht 50 (die niedrigste Höhe außerhalb des Rippenstrukturbereichs, oder die niedrigste Höhe zwischen den Rippenstrukturen), von dem Substrat aus gemessen. Die Differenz ΔH' zwischen H2' und H3' liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis 70 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis 50 nm.
  • Obgleich die ersten und zweiten Spannungsbildnerschichten 300 und 305 und die Kappschichten 310 und 315 in den 15A und 15B separat ausgebildet sind, können die benachbarten Kappschichten 310 und/oder 315 in bestimmten Ausführungsformen auch verbunden sein.
  • Es versteht sich, dass die FinFETs in den ersten und zweiten Bauelement-Regionen weiteren CMOS-Prozessen unterzogen werden können, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Kontakte/Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. Die modifizierte Isolierung und die gedehnte Struktur erzeugen einen bestimmten Betrag an Dehnung in der Kanalregion eines FinFET, wodurch die Bauelementleistung erhöht wird.
  • 16 zeigt eine beispielhafte Querschnittsansicht eines FinFET-Bauelements 2 mit einer Rippenstruktur 20C (siehe 1C) auf einer der verschiedenen Stufen des Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • In dem FinFET-Bauelement 1 sind mehrere Rippenstrukturen in einem zuvor festgelegten Intervall angeordnet. Andererseits ist in dem FinFET-Bauelement 2 eine einzelne Struktur über dem Substrat als ein isolierter FinFET angeordnet. Es ist anzumerken, dass der Begriff „isoliert“ meint, dass eine Distanz zu einem anderen FinFET größer als 5 × Wl' ist (Wl' ist eine Breite des oberen Teils der Rippenstruktur direkt unter der Oberfläche der Isolierschicht).
  • Wie in 16 gezeigt, umfasst das FinFET-Bauelement 2 eine Rippenstruktur 20C, eine Spannungsbildnerschicht 301, eine Kappschicht 306, eine Isolierschicht 50 und eine dielektrische Zwischenschicht 400. Das FinFET-Bauelement 2 kann ein FinFET vom n-Typ oder ein FinFET vom p-Typ sein. Wenn das FinFET-Bauelement 2 ein FinFET vom n-Typ ist, so kann die Spannungsbildnerschicht 301 SiC, SiP und/oder SiCP sein. Wenn das FinFET-Bauelement 2 ein FinFET vom p-Typ ist, so kann die Spannungsbildnerschicht 301 SiGe sein. Die Spannungsbildnerschicht 301 kann eine einzelne Schicht sein oder kann mehrere Spannungsbildnerschichten umfassen.
  • Wie in 16 gezeigt, ist eine Höhe H2" der Schnittstelle zwischen der Rippenstruktur 20C und der Spannungsbildnerschicht 301 größer als eine Höhe H3" der Isolierschicht 50, vom Substrat aus gemessen. Die Höhe H3" wird an einer Position einer Distanz L von der Mitte der Rippenstruktur 20C gemessenen. Die Distanz L liegt in einem Bereich von etwa 2,5 × W1 bis etwa 5 × W1. Die Differenz ΔH" zwischen H2" und H3" liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis 70 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis 50 nm.
  • Ähnlich den Herstellungsprozessen des in den 10E und/oder 13E gezeigten FinFET-Bauelements 1 wird beim Ausbilden einer Aussparung der Rippenstruktur 20C eine Tiefe der Oberseite der ausgesparten Rippenstruktur 20C kleiner eingestellt als eine Tiefe der Oberseite des ausgesparten Abschnitts der Isolierschicht. Dementsprechend kann ein Volumen der epitaxial gezüchteten Spannungsbildnerschicht 301 größer sein, eine Position der Spannungsbildnerschicht 301 kann präziser gesteuert werden, und ein Gate-Widerstand und/oder ein Source/Drain-Widerstand können reduziert werden.
  • Es versteht sich, dass das FinFET-Bauelement 2 weiteren CMOS-Prozessen unterzogen werden kann, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Kontakte/Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. Die modifizierte Isolierung und die gedehnte Struktur erzeugen einen bestimmten Betrag an Dehnung in der Kanalregion eines FinFET, wodurch die Bauelementleistung gesteigert wird.
  • Die verschiedenen im vorliegenden Text beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. In der vorliegenden Offenbarung werden eine Tiefe (Höhe) der Isolierschicht (STI-Oxid) und eine Tiefe (Höhe) der Rippenaussparung in den Source/Drain-Regionen gesteuert, wodurch Abmessungen einer epitaxialen Schicht gesteuert werden, die in der Rippenaussparung in dem FinFET-Prozess ausgebildet wird. Zum Beispiel wird eine Tiefe der Oberseite der ausgesparten Rippenstruktur, von der obersten Fläche der Isolierschicht aus um die Rippenstrukturen herum gemessen, kleiner eingestellt als eine Tiefe der Oberseite des ausgesparten Abschnitts der Isolierschicht zwischen den Rippenstrukturen, von der obersten Fläche der Isolierschicht aus gemessen. Dadurch kann ein Volumen der epitaxial gezüchteten Spannungsbildnerschicht größer sein, eine Position der Spannungsbildnerschicht kann präziser gesteuert werden, und ein Gate-Widerstand und/oder ein Source/Drain-Widerstand können reduziert werden. Dementsprechend ist es möglich, die Bauelementleistung (zum Beispiel Verstärkung, Geschwindigkeit und Stabilität) zu verbessern.
  • Es versteht sich, dass nicht unbedingt alle Vorteile im vorliegenden Text besprochen wurden. Kein bestimmter Vorteil ist für alle Ausführungsformen oder Beispiele erforderlich, und andere Ausführungsformen oder Beispiele können verschiedene Vorteile bieten.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst ein Verfahren für die Herstellung eines Halbleiterbauelements das Ausbilden einer Rippenstruktur über einem Substrat. Eine Isolierschicht wird so ausgebildet, dass ein oberer Teil der Rippenstruktur von der Isolierschicht vorsteht. Eine Gate-Struktur wird über einem Teil der Rippenstruktur und über der Isolierschicht ausgebildet. Aussparungen werden in der Isolierschicht auf beiden Seiten der Rippenstruktur ausgebildet. Eine Aussparung wird in einem Abschnitt der Rippenstruktur ausgebildet, der nicht durch die Gate-Struktur bedeckt ist. Die Aussparung in der Rippenstruktur und die Aussparungen in der Isolierschicht werden so ausgebildet, dass eine Tiefe D1 der Aussparung in der Rippenstruktur und eine Tiefe D2 der Aussparungen in der Isolierschicht, von einer obersten Fläche der Isolierschicht aus gemessen, 0 ≤ D1 ≤ D2 erfüllen (aber D1 und D2 sind nicht gleichzeitig null).
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Verfahren für die Herstellung eines Halbleiterbauelements das Ausbilden von Rippenstrukturen über einem Substrat. Die Rippenstrukturen umfassen eine mittige Rippenstruktur, eine linke Rippenstruktur und eine rechte Rippenstruktur. Eine Isolierschicht wird so ausgebildet, dass obere Teile der Rippenstrukturen von der Isolierschicht hervorstehen. Eine Gate-Struktur wird über einem Teil der Rippenstrukturen und über der Isolierschicht ausgebildet. Aussparungen werden in der Isolierschicht mindestens an einem Abschnitt zwischen der linken Rippenstruktur und der mittigen Rippenstruktur und einem Abschnitt zwischen der rechten Rippenstruktur und der mittigen Rippenstruktur ausgebildet. Aussparungen werden in Abschnitten der linken, mittigen und rechten Rippenstrukturen ausgebildet, die nicht durch die Gate-Struktur bedeckt sind. Die Aussparungen in den linken, mittigen und rechten Rippenstrukturen und die Aussparungen in der Isolierschicht werden so ausgebildet, dass eine Tiefe D1 der Aussparung in der mittigen Rippenstruktur und eine Tiefe D2 von mindestens einer der Aussparungen in der Isolierschicht, die zwischen der linken Rippenstruktur und der mittigen Rippenstruktur und zwischen der rechten Rippenstruktur und der mittigen Rippenstruktur ausgebildet sind, 0 ≤ D1 ≤ D2 erfüllen (aber D1 und D2 sind nicht gleichzeitig null), wobei D1 und D2 von einer obersten Fläche der Isolierschicht aus gemessen werden, die zwischen der linken Rippenstruktur und der mittigen Rippenstruktur oder zwischen der rechten Rippenstruktur und der mittigen Rippenstruktur angeordnet ist.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement ein FinFET-Bauelement. Das FinFET-Bauelement umfasst eine erste Rippenstruktur, die sich in einer ersten Richtung erstreckt und von einer Isolierschicht hervorsteht, wobei die erste Rippenstruktur und die Isolierschicht über einem Substrat angeordnet sind. Das FinFET-Bauelement umfasst außerdem einen ersten Gate-Stapel, der eine erste Gate-Elektrodenschicht und eine erste Gate-Dielektrikumschicht umfasst, die einen Abschnitt der ersten Rippenstruktur bedecken und sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken. Das FinFET-Bauelement umfasst des Weiteren eine erste Source und einen ersten Drain, die jeweils eine erste Spannungsbildnerschicht umfassen, die über der ersten Rippenstruktur angeordnet ist. Die erste Spannungsbildnerschicht legt eine mechanische Spannung an eine Kanalschicht der ersten Rippenstruktur unter dem ersten Gate-Stapel an. Eine Höhe Ha einer Schnittstelle zwischen der ersten Rippenstruktur und der ersten Spannungsbildnerschicht, von dem Substrat aus gemessen, ist größer als eine Höhe Hb einer niedrigsten Höhe der Isolierschicht, von dem Substrat aus gemessen.

Claims (20)

  1. Verfahren für die Herstellung eines Halbleiterbauelements (1), das Folgendes umfasst: Ausbilden einer Rippenstruktur (20) über einem Substrat (10); Ausbilden einer Isolierschicht (50) dergestalt, dass ein oberer Teil der Rippenstruktur (20) von der Isolierschicht (50) vorsteht; Ausbilden einer Gate-Struktur (110) über einem Teil der Rippenstruktur (20) und über der Isolierschicht (50); Ausbilden von Aussparungen in der Isolierschicht (50) auf beiden Seiten der Rippenstruktur (20); und Ausbilden, während des Ausbildens der Aussparungen in der Isolierschicht (50), einer Aussparung in einem Abschnitt der Rippenstruktur (20), der nicht durch die Gate-Struktur (110) bedeckt ist, wobei die Aussparung in der Rippenstruktur (20) und die Aussparungen in der Isolierschicht (50) so ausgebildet werden, dass eine Tiefe D1 der Aussparung in der Rippenstruktur (20) und eine Tiefe D2 der Aussparungen in der Isolierschicht (50), von einer obersten Fläche der Isolierschicht (50) aus gemessen, 0 < D1 ≤ D2 erfüllen.
  2. Verfahren nach Anspruch 1, das des Weiteren das Ausbilden einer Spannungsbildnerschicht (300) in der Aussparung in der Rippenstruktur (20) durch ein epitaxiales Wachstumsverfahren umfasst.
  3. Verfahren nach Anspruch 2, wobei die Spannungsbildnerschicht (300) mindestens eines von SiP, SiC und SiCP umfasst.
  4. Verfahren nach Anspruch 2, wobei die Spannungsbildnerschicht (300) SiGe umfasst.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei D1 in einem Bereich von 0 nm bis 100 nm liegt.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei D2 kleiner oder gleich 100 nm ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die Differenz zwischen D1 und D2 in einem Bereich von 10 nm bis 70 nm liegt.
  8. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Ausbilden einer Deckschicht (120) über der Gate-Struktur (110) und der Rippenstruktur (110).
  9. Verfahren nach Anspruch 8, wobei die Deckschicht (120) Siliziumnitrid aufweist und eine Dicke von etwa 5 nm bis etwa 15 nm umfasst.
  10. Verfahren nach einem der Ansprüche 8 oder 9, ferner umfassend: vor dem Ausbilden der Aussparungen in der Isolierschicht (50) und der Aussparung in dem Abschnitt der Rippenstruktur (20): Ausführen eines vorgespannten Ätzprozesses, um die Oberseite der Rippenstruktur (20) auszusparen, die ungeschützt ist, um den ausgesparten Abschnitt zu bilden.
  11. Verfahren für die Herstellung eines Halbleiterbauelements (1), das Folgendes umfasst: Ausbilden von Rippenstrukturen über einem Substrat (10), wobei die Rippenstrukturen eine mittige Rippenstruktur (20), eine linke Rippenstruktur (20) und eine rechte Rippenstruktur (20) umfassen, wobei die mittige Rippenstruktur (20) zwischen der linken Rippenstruktur (20) und der rechten Rippenstruktur (20) angeordnet ist; Ausbilden einer Isolierschicht (50) dergestalt, dass obere Teile der Rippenstrukturen von der Isolierschicht (50) hervorstehen; Ausbilden einer Gate-Struktur (110) über einem Teil der Rippenstrukturen und über der Isolierschicht (50); Ausbilden von Aussparungen in der Isolierschicht (50) mindestens an einem Abschnitt zwischen der linken Rippenstruktur (20) und der mittigen Rippenstruktur (20) und einem Abschnitt zwischen der rechten Rippenstruktur (20) und der mittigen Rippenstruktur (20); und Ausbilden, während des Ausbildens der Aussparungen in der Isolierschicht (50), von Aussparungen in Abschnitten der linken, der mittigen und der rechten Rippenstruktur (20), die nicht durch die Gate-Struktur (110) bedeckt sind, wobei die Aussparungen in der linken, der mittigen und der rechten Rippenstruktur (20) und die Aussparungen in der Isolierschicht (50) so ausgebildet werden, dass eine Tiefe D1 der Aussparung in der mittigen Rippenstruktur (20) und eine Tiefe D2 von mindestens einer der Aussparungen in der Isolierschicht (50), die zwischen der linken Rippenstruktur (20) und der mittigen Rippenstruktur (20) und zwischen der rechten Rippenstruktur (20) und der mittigen Rippenstruktur (20) ausgebildet sind, 0 < D1 ≤ D2 erfüllen, wobei D1 und D2 von einer obersten Fläche der Isolierschicht (50) aus gemessen werden, die zwischen der linken Rippenstruktur (20) und der mittigen Rippenstruktur (20) oder zwischen der rechten Rippenstruktur (20) und der mittigen Rippenstruktur (20) angeordnet ist.
  12. Verfahren nach Anspruch 11, das des Weiteren das Ausbilden von Spannungsbildnerschichten in den Aussparungen in der linken, der mittigen und der rechten Rippenstruktur (20) durch ein epitaxiales Wachstumsverfahren umfasst.
  13. Verfahren nach Anspruch 12, wobei die Spannungsbildnerschichten mindestens eines von SiP, SiC und SiCP umfassen.
  14. Verfahren nach Anspruch 12, wobei die Spannungsbildnerschichten SiGe enthalten.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei D1 in einem Bereich von 0 nm bis 100 nm liegt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei D2 kleiner oder gleich 100 nm ist.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei die Differenz zwischen D 1 und D2 in einem Bereich von 10 nm bis 70 nm liegt.
  18. Verfahren nach einem der Ansprüche 11 bis 17, ferner umfassend: Ausbilden einer Deckschicht (120) über der Gate-Struktur (110) und der Rippenstruktur (110).
  19. Verfahren nach Anspruch 18, wobei die Deckschicht (120) Siliziumnitrid aufweist und eine Dicke von etwa 5 nm bis etwa 15 nm umfasst.
  20. Verfahren nach einem der Ansprüche 18 oder 19, ferner umfassend: vor dem Ausbilden der Aussparungen in der Isolierschicht (50) und den Aussparungen in der linken, der mittigen und der rechten Rippenstruktur (20): Ausführen eines vorgespannten Ätzprozesses, um die Oberseite der Rippenstruktur (20) auszusparen, die ungeschützt ist, um die ausgesparten Abschnitte der linken, der mittigen und der rechten Rippenstruktur (20) zu bilden.
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