KR101745155B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

반도체 소자를 제조하기 위한 방법이 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록, 격리 절연 층이 형성된다. 게이트 구조물이 핀 구조물의 일부 위에 형성된다. 함몰부가 핀 구조물의 양 측부에서 격리 절연 층 내에 형성된다. 게이트 구조물에 의해서 커버되지 않은 핀 구조물의 부분 내에 함몰부가 형성된다. 격리 절연 층의 최상부 표면으로부터 측정된 핀 구조물 내의 함몰부의 깊이(D1) 및 격리 절연 층 내의 함몰부의 깊이(D2)가 0 ≤ D1≤ D2를 만족시키도록(그러나, D1 및 D2가 동시에 영이 되지 않는다), 핀 구조물 내의 함몰부 및 격리 절연 층 내의 함몰부가 형성된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본원은 2015년 1월 15일자로 출원된 미국 가출원 제62/104,066호를 기초로 우선권을 주장하고, 그 출원의 전체 내용이 본원에서 참조로서 포함된다.
본 개시 내용은 반도체 집적 회로, 보다 특히 핀(fin) 구조물을 가지는 반도체 소자 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 보다 큰 소자 밀도, 보다 뛰어난 성능, 및 저비용을 추구하기 위해서 나노미터 기술 프로세스 노드(node)로 진행함에 따라, 핀 전계 효과 트랜지스터(Fin FET)와 같은 3-차원적인 디자인의 개발에 있어서 제조 및 디자인 문제 모두에서 해결 과제가 초래되었다. 전형적으로, Fin FET 소자는 큰 종횡비의 반도체 핀을 포함하고, 그 내부에는 반도체 트랜지스터 소자의 채널 및 소오스/드레인 영역이 형성된다. 보다 빠르고, 보다 신뢰 가능하며, 보다 양호하게-제어되는 반도체 트랜지스터 소자를 생산하기 위해서, 게이트가 핀 구조물의 측부들(sides) 위에 그리고 그 측부들을 따라서 형성되어(예를 들어, 랩핑), 채널 및 소오스/드레인 영역의 증가된 표면적의 장점을 이용한다. 일부 소자에서, 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 인화물(silicon phosphide)(SiP) 또는 실리콘 탄화물(SiC)을 이용하는 Fin FET의 소오스/드레인(S/D) 부분 내의 변형된(strained) 재료를 이용하여 캐리어 이동도(carrier mobility)를 향상시킬 수 있을 것이다.
첨부 도면과 함께 고려할 때, 이하의 구체적인 설명으로부터 본 개시 내용이 가장 잘 이해될 수 있을 것이다. 산업계에서의 표준 실무에 따라서, 여러 가지 특징부(feature)가 실척(scale)으로 도시되지 않았고 설명의 목적을 위해서만 이용되었다는 것을 주목하여야 할 것이다. 사실상, 명료한 설명을 위해서, 여러 가지 특징부가 임의적으로 확대 또는 축소되어 있을 수 있을 것이다.
도 1a는 핀 구조물(Fin FET)을 가지는 반도체 FET 소자를 제조하기 위한 예시적인 프로세스 흐름도이다.
도 1b 및 도 1c는 본 개시 내용의 일 실시예에 따른 Fin FET 소자의 예시적인 사시도이다.
도 2 내지 도 16은 본 개시 내용의 일 실시예에 따른 Fin FET 소자의 제조를 위한 예시적인 프로세스를 도시한다.
이하의 개시 내용이, 발명의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 수 있을 것이다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 실시예 또는 예가 이하에서 설명된다. 물론, 그러한 구체적인 예는 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 요소의 치수가 개시된 범위나 값으로 제한되지 않고, 프로세스 조건 및/또는 희망하는 소자의 성질에 따라서 달라질 수 있을 것이다. 또한, 이하의 설명에서 제2특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있도록 부가적인 특징부가 제1 및 제2 특징부들 사이에 형성될 수 있는 실시예를 포함할 수 있을 것이다. 여러 가지 특징부가 간결함 및 명료함을 위해서 상이한 축척으로 임의적으로 도시되어 있을 수 있을 것이다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 작업 중에 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 또는 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다. 또한, "~로 제조된"이라는 용어가 "~를 포함하는" 또는 "~로 이루어진"을 의미할 수 있을 것이다.
도 1a는 핀 구조물(Fin FET)을 가지는 반도체 FET 소자를 제조하기 위한 예시적인 흐름도이다. 도 1b 및 도 1c는 본 개시 내용의 일 실시예에 따른 Fin FET 소자의 예시적인 사시도이다. 도 1b 및 도 1c에 도시된 바와 같이, 격리 절연 층(50)으로부터 돌출하는 핀 구조물(20)이 기판(10) 위에 배치되고, 게이트 구조물(110)이 핀 구조물 위에 형성된다. 도 1b에서, Fin FET 소자(1)가 복수의 핀 구조물을 포함하는 반면, 도 1c에서, Fin FET 소자(2)는 하나의 핀 구조물을 포함한다.
도 1a의 흐름도는 Fin FET 소자를 위한 전체 제조 프로세스의 관련 부분만을 도시한다. 방법의 부가적인 실시예를 위해서, 도 1a에 의해서 도시된 프로세스 이전에, 그 도중에, 그리고 그 이후에 부가적인 작업이 제공될 수 있을 것이고, 이하에서 설명되는 작업의 일부가 대체되거나 배제될 수 있다는 것을 이해할 수 있을 것이다. 작업/프로세스의 순서가 상호 교환 가능할 수 있을 것이다. 또한, 핀 구조물 내의 변형 재료(또는 응력부(stressor))를 가지는 함몰된(recessed) S/D 구조물을 제조하기 위한 일반적인 작업이 미국 특허 제8,440,517호에 개시되어 있으며, 그러한 특허의 전체 내용이 본원에서 참조로서 포함된다.
S1001에서, 핀 구조물이 기판 위에 제조된다. S1002에서, 게이트 유전체 층 및 게이트 전극을 포함하는 게이트 구조물이 핀 구조물의 부분 위에 형성된다. S1003에서, 제2 유형의 FET, 예를 들어 p-타입 FET을 위한 영역이, 제1 유형의 FET, 예를 들어 n-타입 FET를 위한 후속 프로세스로부터 제2 유형의 FET을 위한 영역을 보호하기 위해서 커버링 층에 의해서 커버된다. S1004에서, 게이트 구조물에 의해서 커버되지 않은 핀 구조물이 함몰된다. S1005에서, 응력부 층이 핀 구조물의 함몰된 부분 내에 형성된다. 제1 유형의 FET을 위한 응력부 구조물을 형성한 후에, S1006에서, 제1 유형의 FET을 위한 영역이 커버 층에 의해서 커버되고, 그에 따라 응력부 구조물을 구비한 제1 유형의 FET을 제2 유형의 FET을 위한 후속 프로세스로부터 보호한다. S1007에서, 제2 유형의 FET을 위한, 게이트 구조물에 의해서 커버되지 않은 핀 구조물이 함몰된다. S1008에서, 응력부 층이 제2 유형의 FET을 위한 핀 구조물의 함몰된 부분 내에 형성된다. p-타입 FET을 먼저 프로세스하고 이어서 n-타입 FET을 프로세스할 수 있다.
도 2 내지 도 15b를 참조하여, Fin FET의 예시적인 제조 프로세스에 관한 상세 내용을 설명한다.
도 2는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 기판(10)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이다.
핀 구조물을 제조하기 위해서, 예를 들어, 열적 산화 프로세스 및/또는 화학기상증착(CVD) 프로세스에 의해서, 마스크 층이 기판(10) 위에 형성된다. 기판(10)은, 예를 들어, 약 1.12 × 1015 cm-3 및 약 1.68 × 1015 cm-3 범위의 불순물 농도를 가지는 p-타입 실리콘 기판이다. 다른 실시예에서, 기판(10)은, 약 0.905 × 1015 cm-3 및 약 2.34 × 1015 cm-3 범위의 불순물 농도를 가지는 n-타입 실리콘 기판이다. 일부 실시예에서, 마스크 층은, 예를 들어, 패드(pad) 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판(10)이 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체; 또는 그 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판(10)이 SOI(실리콘-온 인슐레이터(silicon-on insulator)) 기판의 실리콘 층이다. SOI 기판이 이용될 때, 핀 구조물이 SOI 기판의 실리콘 층으로부터 돌출할 수 있거나 SOI 기판의 절연체 층으로부터 돌출할 수 있을 것이다. 절연체 층으로부터 돌출하는 후자의 경우에, SOI 기판의 실리콘 층을 이용하여 핀 구조물을 형성한다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 이용될 수 있을 것이다. 기판(10)이, 불순물로 적절하게 도핑된 여러 가지 영역들을 포함할 수 있을 것이다(예를 들어, p-타입 또는 n-타입 전도성).
패드 산화물 층이 열적 산화 또는 CVD 프로세스의 이용에 의해서 형성될 수 있을 것이다. 실리콘 질화물 마스크 층이 스퍼터링 방법과 같은 물리기상증착(PVD), CVD, 플라즈마-증강형 화학기상증착(PECVD), 대기압 화학기상증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 및/또는 다른 프로세스에 의해서 형성될 수 있을 것이다.
일부 실시예에서, 패드 산화물 층의 두께가 약 2 nm 내지 약 15 nm 범위이고, 실리콘 질화물 마스크 층의 두께가 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴이 마스크 층 위에 추가적으로 형성된다. 마스크 패턴이, 예를 들어, 리소그래피 작업에 의해서 형성된 레지스트 패턴이다.
식각 마스크로서 마스크 패턴을 이용하는 것에 의해서, 패드 산화물 층(101) 및 실리콘 질화물 마스크 층(102)의 하드 마스크 패턴(100)이 형성된다. 일부 실시예에서, 하드 마스크 패턴(100)의 폭이 약 5 nm 내지 약 40 nm의 범위이다. 특정 실시예에서, 하드 마스크 패턴(100)의 폭이 약 7 nm 내지 약 12 nm의 범위이다.
도 2에 도시된 바와 같이, 식각 마스크로서 하드 마스크 패턴(100)을 이용함으로써, 건식 식각 방법 및/또는 습식 식각 방법을 이용하는 트렌치 식각에 의해서, 기판(10)이 핀 구조물(20)로 패턴화된다. 핀 구조물(20)의 높이(H1)(Z 방향)가 약 100 nm 내지 약 300 nm의 범위이다. 특정 실시예에서, 그 높이가 약 50 nm 내지 약 100 nm 범위이다. 핀 구조물의 높이가 일정하지 않을 때, 기판으로부터의 높이가, 핀 구조물의 평균 높이에 상응하는 평면으로부터 측정될 수 있을 것이다.
이러한 실시예에서, 벌크(bulk) 실리콘 웨이퍼가 시작 재료로서 이용되고 기판(10)을 구성한다. 그러나, 일부 실시예에서, 다른 유형의 기판이 기판(10)으로서 이용될 수 있을 것이다. 예를 들어, 실리콘-온-인슐레이터(SOI) 웨이퍼가 시작 재료로서 이용될 수 있을 것이고, SOI 웨이퍼의 절연체 층이 기판(10)을 구성하고 SOI 웨이퍼의 실리콘 층이 핀 구조물(20)을 위해서 이용된다.
도 2에 도시된 바와 같이, 2개의 핀 구조물(20)이, 각각, 제1 소자 영역(1A) 내에서 그리고 제2 소자 영역(1B) 내에서 Y 방향으로 서로 인접하여 배치된다. 그러나, 핀 구조물의 수가 2개로 제한되는 것은 아니다. 그 수가 1, 3, 4, 또는 5 이상일 수 있을 것이다. 또한, 하나 이상의 더미(dummy) 핀 구조물이 핀 구조물(20)의 양 측부에 인접하여 배치되어 패턴화 프로세스에서의 패턴 충실도(fidelity)를 개선할 수 있을 것이다. 핀 구조물(20)의 폭(W1)이, 일부 실시예에서, 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예에서, 약 7 nm 내지 약 15 nm의 범위일 수 있을 것이다. 핀 구조물(20)의 높이(H1)가, 일부 실시예에서, 약 100 nm 내지 약 300 nm의 범위이고, 다른 실시예에서, 약 50 nm 내지 약 100 nm의 범위일 수 있을 것이다. 핀 구조물(20)의 간격(S)이, 일부 실시예에서, 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예에서, 약 7 nm 내지 약 15 nm의 범위일 수 있을 것이다. 그러나, 당업자는, 설명 전체를 통해서 인용된 치수 및 값이 단지 예이고, 집적 회로의 상이한 축척들에 적합하도록 변화될 수 있다는 것을 이해할 수 있을 것이다.
이러한 실시예에서, 제1 소자 영역(1A)이 n-타입 Fin FET을 위한 것이고, 제2 소자 영역(1B)이 p-타입 Fin FET을 위한 것이다.
도 3은, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물(20)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이다.
도 3에 도시된 바와 같이, 핀 구조물(20)을 완전히 커버하도록 격리 절연 층(50)이 기판(10) 위에 형성된다.
격리 절연 층(50)이, LPCVD(저압 화학기상증착), 플라즈마-CVD 또는 유동성(flowable) CVD에 의해서 형성된, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 재료의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 침착된다(deposited). 유동성 유전체 재료는, 그들의 이름이 제시하는 바와 같이, 침착 중에 "유동"하여 큰 종횡비를 가지는 갭 또는 공간을 충전할 수 있다. 일반적으로, 침착된 필름이 유동할 수 있게 하기 위해서, 여러 가지 화학물질이 실리콘-함유 전구체로 첨가된다. 일부 실시예에서, 질소 수소화물 결합(bond)이 부가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예에는, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼히드로실라잔(perhydrosilazane)(TCPS), 퍼히드로-폴리실라잔(PSZ), 테트라 에틸오르토실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴-아민이 포함된다. 이러한 유동성 실리콘 산화물 재료가 복수-작업 프로세스에서 형성된다. 유동성 필름이 침착된 후에, 그 필름을 경화시키고 이어서 어닐링시켜, 바람직하지 않은 원소(들)를 제거하고 그에 따라 실리콘 산화물을 형성한다. 바람직하지 못한 원소(들)가 제거되었을 때, 유동성 필름이 조밀화되고(densify) 수축된다. 일부 실시예에서, 복수의 어닐링 프로세스가 실시된다. 유동성 필름을 한차례 더 경화시키고 어닐링시킨다. 유동성 필름이 붕소 및/또는 인(phosphorous)으로 도핑될 수 있을 것이다. 일부 실시예에서, 격리 절연 층(50)이 SOG, SiO, SiON, SiOCN 및/또는 불화물-도핑된 실리케이트 유리(FSG)의 하나 이상의 층에 의해서 형성될 수 있을 것이다.
도 4는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물(20)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이다.
격리 절연 층(50)을 형성한 후에, 평탄화 작업을 실시하여 격리 절연 층(50) 및 마스크 층(100)(패드 산화물 층(101) 및 실리콘 질화물 마스크 층(102))의 일부를 제거한다. 이어서, 도 4에 도시된 바와 같이, 채널 층이 될 핀 구조물(20)의 상부 부분이 노출되도록, 격리 절연 층(50)을 추가적으로 제거한다. 평탄화 작업이 화학적 기계적 폴리싱(CMP) 및/또는 에치-백(etch-back) 프로세스를 포함할 수 있을 것이다.
적어도 하나의 실시예에서, 실리콘 질화물 층(102)이 고온 H3PO4 를 이용하는 습식 프로세스를 이용하여 제거될 수 있을 것인 한편, 실리콘 산화물로 형성되는 경우에, 패드 산화물 층(101)은 희석된 HF 산을 이용하여 제거될 수 있을 것이다. 일부 대안적인 실시예에서, 마스크 층(100)의 제거가, 격리 절연 층(50)의 함몰 가공(recessing) 이후에 실시될 수 있을 것이다.
특정 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것이, 예를 들어, 기판을 불산(HF) 내에 침지(dipping)시키는 것에 의한, 습식 식각 프로세스를 이용하여 실시될 수 있을 것이다. 다른 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것이 건식 식각 프로세스, 예를 들어, 식각 가스로서 CHF3 또는 BF3 를 이용하는 건식 식각 프로세스를 이용하여 실시될 수 있을 것이다.
일부 실시예에서, 격리 절연 층(50)의 표면(51)이 소정의 형상을 가질 수 있을 것이고, 그러한 형상에서 격리 영역(50)이 핀 구조물의 측부에서 상승된 부분을 가지고, 다른 실시예에서, 격리 절연 층(50)의 표면이 실질적으로 편평할 수 있을 것이다.
격리 절연 층(50)을 형성한 후에, 열적 프로세스, 예를 들어 어닐링 프로세스를 실시하여 격리 절연 층(50)의 품질을 개선할 수 있을 것이다. 특정 실시예에서, 열적 프로세스가, 불활성 가스 대기, 예를 들어 N2, Ar 또는 He 대기 내에서 약 1.5 초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서의 급속 열적 어닐링(rapid thermal annealing)(RTA)을 이용하여 실시된다.
도 5는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물(20)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이다. 도 6a 및 도 6b는 핀 구조물이 연장하는 방향(X 방향)을 따른 예시적인 횡단면도이다.
게이트 유전체 층(105) 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 형성되고, 이어서 패터닝 작업을 실시하여 폴리 실리콘으로 제조된 게이트 전극 층(110A 및 110B) 및 게이트 유전체 층(105)을 포함하는 게이트 적층체(stack)를 획득한다. 폴리 실리콘 층의 패터닝은, 일부 실시예에서, 실리콘 질화물 층(201) 및 산화물 층(202)을 포함하는 하드 마스크(200)를 이용하는 것에 의해서 실시된다. 다른 실시예에서, 층(201)이 실리콘 산화물일 수 있을 것이고 층(202)이 실리콘 질화물일 수 있을 것이다. 게이트 유전체 층(105)이 CVD, PVD, ALD, e-비임(beam) 증발, 또는 다른 적절한 프로세스에 의해서 형성된 실리콘 산화물일 수 있을 것이다. 일부 실시예에서, 게이트 유전체 층(105)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고-k 유전체 재료의 하나 이상의 층을 포함할 수 있을 것이다. 고-k 유전체 재료가 금속 산화물을 포함한다. 고-k 유전체 재료를 위해서 이용되는 금속 산화물의 예에는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물 및/또는 그 혼합물이 포함된다. 일부 실시예에서, 게이트 유전체 층의 두께가 약 1 nm 내지 5 nm 범위이다. 일부 실시예에서, 게이트 유전체 층(105)이 실리콘 이산화물로 제조된 계면 층을 포함할 수 있을 것이다.
일부 실시예에서, 게이트 전극 층(110A 및 110B)이 단일 층 또는 복수층 구조물을 포함할 수 있을 것이다. 본 실시예에서, 게이트 전극 층(110A 및 110B)이 폴리-실리콘을 포함할 수 있을 것이다. 또한, 게이트 전극 층(110A 및 110B)이, 균일하게 또는 불균일하게 도핑된, 도핑된 폴리 실리콘일 수 있을 것이다. 일부 대안적인 실시예에서, 게이트 전극 층(110A 및 110B)이 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi과 같은 금속, 기판 재료와 양립 가능한(compatible) 일 함수를 가지는 다른 전도성 재료, 또는 그 조합을 포함할 수 있을 것이다. 게이트 전극 층(110A 및 110B)이 ALD, CVD, PVD, 도금, 또는 그 조합과 같은 적절한 프로세스를 이용하여 형성될 수 있을 것이다.
일부 실시예에서, 게이트 전극 층(110A 및 110B)의 폭(W2)이 약 30 nm 내지 약 60 nm의 범위이다.
또한, 측벽 절연 층(80)이 또한 게이트 전극 층(110A 및 110B)의 양 측부에 형성된다. 측벽 절연 층(80)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적합한 재료의 하나 이상의 층을 포함할 수 있을 것이다. 측벽 절연 층(80)이 단일 층 또는 복수층 구조물을 포함할 수 있을 것이다. 측벽 절연 재료로 이루어진 브랭킷(blanket) 층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. 이어서, 이방성 식각을 측벽 절연 재료 상에서 실시하여, 게이트 적층체의 대향 측부들 상에서 측벽 절연 층(이격부재)(80)의 쌍을 형성한다. 일부 실시예에서, 측벽 절연 층(80)의 두께가 약 5 nm 내지 약 15 nm의 범위이다. 특정 실시예에서, 측벽 절연 층(80)이 이러한 스테이지에서 형성되지 않을 수 있을 것이다.
도 7a 및 도 7b 는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물 위에 게이트 구조물을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 7c는 그러한 Fin FET 소자(1)의 예시적인 사시도이다.
도7a 내지 도 7c에 도시된 바와 같이, 커버 층(120)이 제1 및 제2 소자 영역 내에서 게이트 구조물 및 핀 구조물 위에 형성된다. 일부 실시예에서, 커버 층(120)이, 두께가 약 5 nm 내지 약 15 nm의 범위인 실리콘 질화물을 포함할 수 있을 것이다.
도 8a 및 도 8b 는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물 위에 게이트 구조물을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 8c는 그러한 Fin FET 소자(1)의 예시적인 사시도이다.
도 8a 내지 도 8c에 도시된 바와 같이, 리소그래픽 프로세스를 이용하는 것에 의해서, 마스킹 층(130)이 커버링 층(120) 위에 형성되고, 추가적인 마스크 패턴(135)이 마스킹 층(130) 위에 형성된다. 마스크 패턴(135)이 도 8b 및 도 8c에 도시된 바와 같이 제2 소자 영역(1B)을 커버한다. 마스킹 층(130)이 유기 재료를 포함할 수 있을 것이다. 일부 실시예에서, 마스킹 층이 리소그래픽 프로세스를 위한 하단 반사방지 코팅(BARC)을 위해서 이용되는 재료를 포함한다. 마스크 패턴(135)이 포토레지스트를 포함할 수 있을 것이다.
도 9a는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물 위에 게이트 구조물을 가지는 Fin FET 소자(1)의 예시적인 사시도이고, 도 9b는 그 Fin FET 소자(1)의 도 9a의 X1-X1을 따른 예시적인 횡단면도이다. 도 9b에서, 제1 소자 영역(1A) 내의 4개의 핀 구조물(20A)이 설명을 위한 목적으로 도시되어 있는 한편, 도 9a는 제1 소자 영역(1A) 내의 2개의 핀 구조물(20A)을 도시하나, 핀 구조물의 수는 4개 또는 2개로 제한되지 않는다.
마스크 패턴(135)을 이용하는 것에 의해서, 마스크 층(130)이 식각되고, 식각된 마스킹 층을 이용하는 것에 의해서, 제1 소자 영역 내의 커버 층(SiN)(120)이 이방적으로 식각된다. 도 9a 및 도 9b에 도시된 바와 같이, 핀 구조물(20A)의 측부 부분 및 게이트 적층체의 측부 부분을 제외하고, 제1 소자 영역(1A) 내의 커버 층(120)이 제거된다. 핀 구조물(20A)의 상부 표면이 노출된다. 일부 실시예에서, 커버 층(120)의 측부 부분의 일부가 또한 식각된다.
일부 실시예에서, 포토레지스트의 단일 층이 제2 소자 영역(1B) 위에 형성되고, 마스크로서 포토레지스트 층을 이용하는 것에 의해서, 커버 층(120)이 식각된다. 커버 층(120)이 식각된 후에, 마스킹 층(130)(및 마스크 패턴(135)이 남아 있는 경우에, 그러한 마스크 패턴(135))이 제거된다. 일부 실시예에서, 격리 절연 층(50)의 표면(51A)이 소정의 형상을 가질 수 있을 것이고, 그러한 형상에서 격리 영역(50)이 핀 구조물의 측부에서 상승된 부분을 가지고, 다른 실시예에서, 격리 절연 층(50)의 표면이 실질적으로 편평할 수 있을 것이다.
일부 실시예에서, 커버 층(120)의 식각이, 20 내지 70 ℃의 온도에서 그리고 3 ~ 50 mTorr의 압력 하에서 식각 가스로서 CH3F, CH2F2, CF4, Ar, HBr, N2, He 및/또는 O2 를 이용하는 것에 의해서 실시된다.
도 10a는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 10b는 그 Fin FET 소자(1)의 도 10a의 X1-X1을 따른 예시적인 횡단면도이고, 도 10c 내지 도 10e는 그 Fin FET 소자(1)의 예시적인 횡단면도이다. 도 10d 및 도 10e는 도 10c의 원형 부분의 확대도이다.
게이트 구조물에 의해서 커버되지 않은 핀 구조물(20A)의 부분을 함몰 가공하여 핀 구조물(20A)의 함몰된 부분(140A)을 형성한다. 핀 구조물(20A)의 상단 표면이 격리 절연 층(50)의 상단 표면 아래에 위치되도록, 함몰된 부분(140A)이 형성된다.
특정 실시예에서, 편향된 식각 프로세스를 실시하여 보호되지 않은 또는 노출된 핀 구조물(20A)의 상단 표면을 함몰 가공하고, 그에 따라 함몰된 부분(140A)을 형성한다. 함몰부 식각 중에, 또는 후속하여, 핀 구조물에 인접하여 위치되는 커버 층(120)이 제거된다.
도 10b 내지 도 10e에 도시된 바와 같이, 핀 구조물들 사이의 격리 절연 층(50)의 상부 표면(51A)이 또한 함몰되고, 격리 절연 층(50)의 상부 표면(51A) 및 함몰된 핀 구조물(20A)의 상부 표면(21A) 모두가 오목한 형상(스마일(smiling) 형상)을 갖는다. 예를 들어, 스마일 형상이 중심 핀 구조물(20A-11)과 좌측 핀 구조물(20A-2) 사이의 격리 절연 층(50)의 영역에서 및/또는 중심 핀 구조물(20A-1)과 우측 핀 구조물(20A-3) 사이의 격리 절연 층(50)의 영역에서 발견될 수 있다.
도 10d에서, 핀 구조물 주위의 격리 절연 층(50)의 최상부 표면(52A)으로부터 측정된 함몰된 핀 구조물(20A)(20A-1)의 상부 표면(21A)의 깊이(D1)가 격리 절연 층(50)의 최상부 표면(52A)으로부터 측정된 핀 구조물들 사이의 격리 절연 층(50)의 함몰된 부분의 상부 표면(51A)의 깊이(D2) 보다 깊으며, 다시 말해서 D1 > D2 이다. 일부 실시예에서, D1은 약 0 nm 내지 약 100 nm의 범위이고, D2 는 또한 약 0 nm 내지 약 100 nm의 범위이다.
도 10e에서, 핀 구조물 주위의 격리 절연 층(50)의 최상부 표면(52A)으로부터 측정된 함몰된 핀 구조물(20A)(20A-1)의 상부 표면(21A)의 깊이(D1)가 격리 절연 층(50)의 최상부 표면(52A)으로부터 측정된 핀 구조물들 사이의 격리 절연 층(50)의 함몰된 부분의 상부 표면(51A)의 깊이(D2) 보다 얕으며, 다시 말해서 0 ≤ D1 ≤ D2이다(그러나, D1 및 D2이 동시에 영(zero)이 되지 않는다). 일부 실시예에서, 0 < D1< D2 이다. 일부 실시예에서, D1은 약 0 nm 내지 약 100 nm의 범위이고, D2 는 또한 약 0 nm 내지 약 100 nm의 범위이다. D1과 D2 사이의 차이(ΔD)가, 일부 실시예에서, 약 10 nm 내지 약 70 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 50 nm의 범위일 수 있을 것이다. 깊이(D2)가 중심 핀 구조물(20A-1)과 좌측 핀 구조물(20A-2) 사이의 격리 절연 층(50)의 영역에서 및/또는 중심 핀 구조물(20A-1)과 우측 핀 구조물(20A-3) 사이의 격리 절연 층(50)의 영역에서 측정될 수 있을 것이다.
일부 실시예에서, 함몰부 식각이, 20 내지 70 ℃의 온도에서 그리고 3 ~ 50 mTorr의 압력 하에서 식각 가스로서 Ar, HBr, N2 및/또는 He를 이용하는 것에 의해서 실시된다.
도 11a는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물 위에 게이트 구조물을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 11b는 그 Fin FET 소자(1)의 예시적인 사시도이다.
함몰된 부분(140A) 내에서, 제1 응력부 층(300)이 형성된다. 제1 응력부 층(300)이, 함몰된 부분(140A) 위에서 그리고 격리 절연 층(50) 위쪽에서 변형된 재료를 선택적으로 성장시키는 것에 의해서 형성될 수 있을 것이다. 변형된 재료의 격자 상수가 핀 구조물(20) 및 기판(10)과 상이하기 때문에, 핀 구조물(20)의 채널 영역이 변형되거나 응력화되어(stressed) 소자의 캐리어 이동도를 증가시키고 소자 성능을 향상시킨다.
본 개시 내용의 일 실시예에서, 제1 응력부 층(300)이, n-타입 Fin FET에 대해서 SiC, SiP 및/또는 SiCP이다. 도 10e에 도시된 바와 같이, 깊이(D1) 및 깊이(D2)가 D1 ≤ D2를 만족시킬 때, 에피택셜적으로 성장된 응력부 층(300)의 부피가 D1 > D2 인 경우 보다 커지기 시작한다. 또한, D1 ≤ D2 가 만족될 때, 응력부 층(300)의 위치가 보다 정확하게 제어될 수 있고, 게이트 저항 및/또는 소오스/드레인 저항이 감소될 수 있다.
적어도 하나의 실시예에서, 응력부 층(300)으로서의 SiC가 LPCVD 프로세스에 의해서 에피택셜적으로 성장될 수 있고, 그에 따라 n-타입 Fin FET의 소오스 영역 및 드레인 영역을 형성할 수 있다. 일부 실시예에서, LPCVD 프로세스가 약 400 내지 800 ℃의 온도에서 그리고 약 1 내지 200 Torr의 압력 하에서, 반응 가스로서 Si3H8 및 SiH3CH를 이용하여 실시된다.
본 실시예에서, 재료(300)가 함몰된 부분(140A)의 하단으로부터 약 10 내지 100 nm 범위의 거리에 걸쳐 수직으로 연장할 때까지 그리고 격리 절연 층(50)의 상단 표면 위에서 측방향으로 연장할 때까지, 제1 응력부 층(300)의 선택적인 성장이 계속된다. 형성된 제1 응력부 층(300)은 n-타입 Fin FET의 소오스/드레인에 상응한다. 제1 응력부 층(300)이 단일 층일 수 있거나 복수의 응력부 층을 포함할 수 있을 것이다.
또한, 일부 실시예에서, 캡 층(310)이 응력부 층(300) 위에 부가적으로 형성될 수 있을 것이다. 캡 층(310)은, 응력부 층(300)에 의한 채널 층으로의 응력 인가를 향상시킨다. 다른 실시예에서, 예를 들어 실리콘 질화물로 제조된 보호 층이 응력부 층 위에 형성될 수 있을 것이다.
제1 소자 영역(1A) 내의 Fin FET(예를 들어, n-타입 Fin FET)이 형성된 후에, 제2 소자 영역(1B) 내의 Fin FET이 제1 소자 영역에 대한 것과 유사하게 프로세스된다.
도 12a 및 도 12b 는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물(20)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 12c는 그러한 Fin FET 소자(1)의 예시적인 사시도이다.
도 7a 및 도 7b와 유사하게, 커버 층(140)이 제1 및 제2 소자 영역 내에서 게이트 구조물 및 핀 구조물 위에 형성된다. 일부 실시예에서, 커버 층(140)이, 두께가 약 5 nm 내지 약 15 nm의 범위인 실리콘 질화물을 포함할 수 있을 것이다.
도 8a 내지 도 8c와 유사하게, 리소그래픽 프로세스를 이용하는 것에 의해서, 마스킹 층(150)이 커버링 층(140) 위에 형성되고, 추가적인 마스크 패턴(155)이 마스킹 층(150) 위에 형성된다. 마스크 패턴(155)이 도 12a 내지 도 12c에 도시된 바와 같이 제1 소자 영역(1A)을 커버한다. 마스킹 층(150)이 유기 재료를 포함할 수 있을 것이다. 일부 실시예에서, 마스킹 층(150)이 리소그래픽 프로세스를 위한 하단 반사방지 코팅(BARC)을 위해서 이용되는 재료를 포함한다. 마스크 패턴(155)이 포토레지스트를 포함할 수 있을 것이다.
도 9a 및 도 9b와 유사하게, 마스크 패턴(155)을 이용하는 것에 의해서, 마스크 층(150)이 식각되고, 식각된 마스킹 층(150)을 이용하는 것에 의해서, 제2 소자 영역 내의 커버 층(120 및 140)이 이방적으로 식각된다. 도 9a 및 도 9b와 유사하게, 핀 구조물(20B)의 측부 부분 및 게이트 적층체의 측부 부분을 제외하고, 제2 소자 영역(1B) 내의 커버 층이 제거된다. 핀 구조물(20B)의 상부 표면이 노출된다. 제2 소자 영역(1B) 내의 커버 층(SiN)(120 및 140)이 제거되는 반면, 커버 층(140)은 제1 소자 영역(1A)을 여전히 커버하여 제1 소자 영역을 제2 소자 영역에 대한 후속 작업으로부터 보호한다. 일부 실시예에서, 포토레지스트의 단일 층이 제1 소자 영역(1A) 위에 형성되고, 그리고 포토레지스트 층을 이용하는 것에 의해서, 제2 소자 영역 내의 커버 층(120 및 140)이 식각된다. 커버 층(120 및 140)이 식각된 후에, 마스킹 층(150)(및 마스크 패턴(155)이 남아 있는 경우에, 그러한 마스크 패턴(155))이 제거된다. 도 4와 유사하게, 격리 영역(50B)의 표면(51B)이 스마일 프로파일을 갖는다.
도 13a는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물을 가지는 Fin FET 소자(1)의 예시적인 사시도이고, 도 13b는 그 Fin FET 소자(1)의 도 13a의 Y1-Y1을 따른 예시적인 횡단면도이고, 도 13c 내지 도 13e는 그 Fin FET 소자(1)의 예시적인 횡단면도이다. 도 13d 및 도 13e는 도 10c의 원형 부분의 확대도이다. 도 13b에서, 제2 소자 영역(1B) 내의 4개의 핀 구조물(20B)이 도시되어 있는 한편, 도 13a는 제2 소자 영역(1B) 내의 2개의 핀 구조물(20B)을 도시하나, 핀 구조물의 수는 4개 또는 2개로 제한되지 않는다.
게이트 구조물에 의해서 커버되지 않은 핀 구조물(20B)의 부분을 함몰 가공하여 핀 구조물(20B)의 함몰된 부분(140B)을 형성한다. 핀 구조물(20B)의 상단 표면이 격리 절연 층(50)의 상단 표면 아래에 위치되도록, 함몰된 부분(140B)이 형성된다.
특정 실시예에서, 핀 구조물(20B)의 측벽 상에 남아 있는 커버 층(120 및 140)을 하드 마스크로서 이용하여, 편향된 식각 프로세스를 실시하고, 그에 따라 보호되지 않은 또는 노출된 핀 구조물(20B)의 상단 표면을 함몰 가공하여 함몰된 부분(140B)을 형성한다. 후속하여, 핀 구조물에 인접하여 위치된 커버 층(120 및 140)이 제거된다.
도 13b 내지 도 13e에 도시된 바와 같이, 핀 구조물들 사이의 격리 절연 층(50)의 상부 표면(51B)이 또한 함몰되고, 격리 절연 층(50)의 상부 표면(51B) 및 함몰된 핀 구조물(20B)의 상부 표면(21B) 모두가 오목한 형상(스마일 형상)을 갖는다.
도 13d에서, 핀 구조물 주위의 격리 절연 층(50)의 최상부 표면(52B)으로부터 측정된 함몰된 핀 구조물(20B)의 상부 표면(21B)의 깊이(D1')가 격리 절연 층(50)의 최상부 표면(52B)으로부터 측정된 핀 구조물들 사이의 격리 절연 층(50)의 함몰된 부분의 상부 표면(51B)의 깊이(D2') 보다 깊으며, 다시 말해서 D1' > D2' 이다. 일부 실시예에서, D1'은 약 0 nm 내지 약 100 nm의 범위이고, D2' 는 또한 약 0 nm 내지 약 100 nm의 범위이다.
도 13e에서, 핀 구조물 주위의 격리 절연 층(50)의 최상부 표면(52B)으로부터 측정된 함몰된 핀 구조물의 상부 표면(21B)의 깊이(D1')가 격리 절연 층(50)의 최상부 표면(52B)으로부터 측정된 핀 구조물들 사이의 격리 절연 층(50)의 함몰된 부분의 상부 표면(51B)의 깊이(D2') 보다 얕으며, 다시 말해서 0 ≤ D1' ≤ D2'이다(그러나, D1' 및 D2'가 동시에 영이 되지 않는다). 일부 실시예에서, 0 < D1'< D2' 이다. 일부 실시예에서, D1'은 약 0 nm 내지 약 100 nm의 범위이고, D2' 는 또한 약 0 nm 내지 약 100 nm의 범위이다. D1'과 D2' 사이의 차이(ΔD')가, 일부 실시예에서, 약 10 nm 내지 약 70 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 50 nm의 범위이다.
도 14a는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서, 핀 구조물 위에 게이트 구조물을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이고, 도 14b는 그 Fin FET 소자(1)의 예시적인 사시도이다.
함몰된 부분(140B) 내에서, 제2 응력부 층(305)이 형성된다. 제2 응력부 층(305)이, 함몰된 부분(140B) 위에서 그리고 격리 절연 층(50) 위쪽에서 변형된 재료를 선택적으로 성장시키는 것에 의해서 형성될 수 있을 것이다. 변형된 재료의 격자 상수가 핀 구조물(20B) 및 기판(10)과 상이하기 때문에, 핀 구조물(20B)의 채널 영역이 변형되거나 응력화되어 소자의 캐리어 이동도를 증가시키고 소자 성능을 향상시킨다.
본 개시 내용의 일 실시예에서, 제2 응력부 층(305)이, p-타입 Fin FET에 대해서 SiGe이다. 도 13e에 도시된 바와 같이, 깊이(D1') 및 깊이(D2')가 D1' ≤ D'2를 만족시킬 때, 에피택셜적으로 성장된 응력부 층(305)의 부피가 D1' > D2' 인 경우 보다 커지기 시작한다. 또한, D1' ≤ D2' 가 만족될 때, 제2 응력부 층(305)의 위치가 보다 정확하게 제어될 수 있고, 게이트 저항 및/또는 소오스/드레인 저항이 감소될 수 있다.
적어도 하나의 실시예에서, 제2 응력부 층(305)으로서의 SiGe가 LPCVD 프로세스에 의해서 에피택셜적으로 성장될 수 있고, 그에 따라 p-타입 Fin FET의 소오스 영역 및 드레인 영역을 형성할 수 있다. 일부 실시예에서, LPCVD 프로세스가 약 400 내지 800 ℃의 온도에서 그리고 약 1 내지 200 Torr의 압력 하에서, 반응 가스로서 SiH4 및 GeH4 를 이용하여 실시된다.
본 실시예에서, 재료(305)가 함몰된 부분(140B)의 하단으로부터 약 10 내지 100 nm 범위의 거리에 걸쳐 수직으로 연장할 때까지 그리고 격리 절연 층(50)의 상단 표면 위에서 측방향으로 연장할 때까지, 제2 응력부 층(305)의 선택적인 성장이 계속된다. 형성된 제2 응력부 층(305)은 p-타입 Fin FET의 소오스/드레인에 상응한다. 제2 응력부 층(305)이 단일 층일 수 있거나 복수의 응력부 층을 포함할 수 있을 것이다.
또한, 일부 실시예에서, 캡 층(315)이 응력부 층(305) 위에 형성될 수 있을 것이다. 응력부 층(300)이 SiGe일 때, 캡 층(315)은 LPCVD 프로세스에 의해서 에피택셜적으로 성장된 Si이다. 캡 층(315)은, 응력부 층(305)에 의한 채널 층으로의 응력 인가를 향상시킨다.
도 15a 및 도 15b는, 일 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물(20)을 가지는 Fin FET 소자(1)의 예시적인 횡단면도이다. 도 15a는 도 14b의 X1-X1을 따른 예시적인 횡단면도이고, 도 15b는 도 14b의 Y1-Y1을 따른 예시적인 횡단면도이다. 도 15a 및 도 15b에서, 4개의 핀 구조물(20A 및 20B)이 설명을 위한 목적으로 도시되어 있는 한편, 도 14b는 제1 및 제2 소자 영역 2개의 핀 구조물(20A 및 20B)을 도시하나, 핀 구조물의 수는 4개 또는 2개로 제한되지 않는다.
도 15a에 도시된 바와 같이, 층간 유전체 층(400)이 제1 소자 영역(1A) 내에서 게이트 구조물 및 소오스/드레인 위에 형성된다. 도15b에 도시된 바와 같이, 유전체 층(400)이 또한 제2 소자 영역(1B) 내에서 게이트 구조물 및 소오스/드레인 위에 형성된다.
도 15a에 도시된 바와 같이, 기판으로부터 측정된, 핀 구조물(20A)과 제1 응력부 층(300) 사이의 계면의 높이(H2)가 격리 절연 층(50)의 높이(H3)(핀 구조물들 사이의 가장 낮은 높이) 보다 높다. H2와 H3 사이의 차이(ΔH)가, 일부 실시예에서, 약 10 nm 내지 약 70 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 50 nm의 범위일 수 있을 것이다.
유사하게, 도 15b에 도시된 바와 같이, 기판으로부터 측정된, 핀 구조물(20B)과 제2 응력부 층(305) 사이의 계면의 높이(H2')가 격리 절연 층(50)의 높이(H3')(핀 구조물 지역 외부의 가장 낮은 높이, 또는 핀 구조물들 사이의 가장 낮은 높이) 보다 높다. H2'와 H3' 사이의 차이(ΔH')가, 일부 실시예에서, 약 10 nm 내지 약 70 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 50 nm의 범위일 수 있을 것이다.
비록 제1 및 제2 응력부 층(300 및 305) 그리고 캡 층(310 및 315)이 도 15a 및 도 15b에서 별개로 형성되어 있지만, 특정 실시예에서, 인접한 캡 층들(310 및/또는 315)이 연결될 수 있을 것이다.
제1 및 제2 소자 영역 내의 Fin FET에 대해서 추가적인 CMOS 프로세스를 실시하여 콘택/비아, 인터커넥트 금속 층, 유전체 층, 부동태화 층, 등과 같은 여러 가지 특징부를 형성할 수 있다는 것을 이해할 수 있을 것이다. 수정된 절연 및 변형 구조물은 Fin FET의 채널 영역 내로 주어진 양의 변형을 제공하고, 그에 의해서 소자 성능을 향상시킨다.
도 16은, 본 개시 내용의 다른 실시예에 따른 제조 프로세스의 여러 스테이지 중 하나에서 핀 구조물(20C)(도 1c 참조)을 가지는 Fin FET 소자(2)의 예시적인 횡단면도이다.
Fin FET 소자(1)에서, 복수의 핀 구조물이 미리 결정된 간격으로 배치된다. 다른 한편으로, Fin FET 소자(2)에서, 하나의 구조물이, 격리된 Fin FET으로서 기판 위에 배치된다. "격리된"이라는 용어는, 다른 Fin FET에 대한 거리가 5 × W1'(W1'은 격리 절연 층의 표면 바로 아래의 핀 구조물의 상부 부분의 폭이다) 보다 크다는 것을 의미한다는 것을 주목하여야 한다.
도 16에 도시된 바와 같이, Fin FET 소자(2)가 핀 구조물(20C), 응력부 층(301), 캡 층(306), 격리 절연 층(50) 및 층간 유전체 층(400)을 포함한다. Fin FET 소자(2)가 n-타입 Fin FET 또는 p-타입 Fin FET일 수 있을 것이다. Fin FET 소자(2)가 n-타입 Fin FET일 때, 응력부 층(301)이 SiC, SiP 및/또는 SiCP일 수 있을 것이다. Fin FET 소자(2)가 p-타입 Fin FET일 때, 응력부 층(301)이 SiGe일 수 있을 것이다. 응력부 층(301)이 단일 층일 수 있거나 복수의 응력부 층을 포함할 수 있을 것이다.
도 16에 도시된 바와 같이, 기판으로부터 측정된, 핀 구조물(20C)과 응력부 층(301) 사이의 계면의 높이(H2")가 격리 절연 층(50)의 높이(H3") 보다 높다. 높이(H3")는 핀 구조물(20C)의 중심으로부터의 거리(L)의 위치에서 측정된다. 거리(L)는 약 2.5 × W1 내지 약 5 × W1의 범위이다. H2"와 H3" 사이의 차이(ΔH")가, 일부 실시예에서, 약 10 nm 내지 약 70 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 50 nm의 범위이다.
도 10e 및/또는 13e에 도시된 Fin FET 소자(1)의 제조 프로세스와 유사하게, 핀 구조물(20C)의 함몰부를 형성하는데 있어서, 함몰된 핀 구조물(20C)의 상부 표면의 깊이가 격리 절연 층의 함몰된 부분의 상부 표면의 깊이 보다 얕게 설정된다. 따라서, 에피택셜적으로 성장된 응력부 층(301)의 부피가 더 클 수 있고, 응력부 층(301)의 위치가 보다 정확하게 제어될 수 있고, 게이트 저항 및/또는 소오스/드레인 저항이 감소될 수 있다.
Fin FET 소자(2)에 대해서 추가적인 CMOS 프로세스를 실시하여 콘택/비아, 인터커넥트 금속 층, 유전체 층, 부동태화 층, 등과 같은 여러 가지 특징부를 형성할 수 있다는 것을 이해할 수 있을 것이다. 수정된 절연 및 변형 구조물은 Fin FET의 채널 영역 내로 주어진 양의 변형을 제공하고, 그에 의해서 소자 성능을 향상시킨다.
본원에서 설명된 여러 가지 실시예 또는 예가 기존의 기술보다 우수한 몇 가지 장점을 제공한다. 본 개시 내용에서, 소오스/드레인 영역 내에서 격리 절연 층(STI 산화물)의 깊이(높이) 및 핀 함몰부의 높이(깊이)가 제어되고, 그에 의해서 Fin FET 프로세스에서 핀 함몰부 내에 형성되는 에피택셜 층의 치수를 제어한다. 예를 들어, 핀 구조물 주위의 격리 절연 층의 최상부 표면으로부터 측정된 함몰된 핀 구조물의 상부 표면의 깊이가 격리 절연 층의 최상부 표면으로부터 측정된 핀 구조물들 사이의 격리 절연 층의 함몰된 부분의 상부 표면의 깊이 보다 얕다. 그렇게 함으로써, 에피택셜적으로 성장된 응력부 층의 부피가 더 클 수 있고, 응력부 층의 위치가 보다 정확하게 제어될 수 있고, 게이트 저항 및/또는 소오스/드레인 저항이 감소될 수 있다. 따라서, 소자 성능(예를 들어, 이득(gain), 속력 및 안정성)을 개선할 수 있다.
모든 장점이 본원에서 반드시 설명되지 않았고, 특별한 장점이 모든 실시예 또는 예에서 요구되지 않는다는 것, 그리고 다른 실시예 또는 예가 상이한 장점을 제공할 수 있다는 것을 이해할 수 있을 것이다.
본 개시 내용의 하나의 양태에 따라서, 반도체 소자를 제조하기 위한 방법이 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록, 격리 절연 층이 형성된다. 게이트 구조물이 핀 구조물의 일부 위에 그리고 격리 절연 층 위에 형성된다. 함몰부가 핀 구조물의 양 측부에서 격리 절연 층 내에 형성된다. 게이트 구조물에 의해서 커버되지 않은 핀 구조물의 부분 내에 함몰부가 형성된다. 격리 절연 층의 최상부 표면으로부터 측정된 핀 구조물 내의 함몰부의 깊이(D1) 및 격리 절연 층 내의 함몰부의 깊이(D2)가 0 ≤ D1≤ D2를 만족시키도록(그러나, D1 및 D2가 동시에 영이 되지 않는다), 핀 구조물 내의 함몰부 및 격리 절연 층 내의 함몰부가 형성된다.
본 개시 내용의 다른 양태에 따라서, 반도체 소자를 제조하기 위한 방법이 기판 위에 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물이 중심 핀 구조물, 좌측 핀 구조물 및 우측 핀 구조물을 포함한다. 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록, 격리 절연 층이 형성된다. 게이트 구조물이 핀 구조물의 일부 위에 그리고 격리 절연 층 위에 형성된다. 함몰부가 적어도 좌측 핀 구조물과 중심 핀 구조물 사이의 부분에서 그리고 우측 핀 구조물과 중심 핀 구조물 사이의 부분에서 격리 절연 층 내에 형성된다. 함몰부가, 게이트 구조물에 의해서 커버되지 않은, 좌측, 중심 및 우측 핀 구조물의 부분 내에 형성된다. 중심 핀 구조물 내의 함몰부의 깊이(D1) 및 좌측 핀 구조물과 중심 핀 구조물 사이에 그리고 우측 핀 구조물과 중심 핀 구조물 사이에 형성된 격리 절연 층 내의 함몰부의 적어도 하나의 깊이(D2)가 0 ≤ D1≤ D2를 만족시키도록(그러나, D1 및 D2가 동시에 영이 되지 않는다), 좌측, 중심, 및 우측 핀 구조물 내의 함몰부 및 격리 절연 층 내의 함몰부가 형성되고, D1 및 D2는 좌측 핀 구조물과 중심 핀 구조물 사이에 또는 우측 핀 구조물과 중심 핀 구조물 사이에 위치된 격리 절연 층의 최상부 표면으로부터 측정된다.
본 개시 내용의 다른 양태에 따라서, 반도체 소자가 Fin FET 소자를 포함한다. Fin FET 소자는 제1 방향으로 연장하고 격리 절연 층으로부터 돌출하는 제1 핀 구조물을 포함하고, 제1 핀 구조물 및 격리 절연 층이 기판 위에 배치된다. Fin FET 소자가 또한 제1 게이트 적층체를 포함하고, 제1 게이트 적층체는 제1 게이트 전극 층 및 제1 게이트 유전체 층을 포함하고, 제1 핀 구조물의 일부를 커버하며, 그리고 제1 방향에 수직한 제2 방향으로 연장한다. Fin FET 소자는 제1 소오스 및 제1 드레인을 더 포함하고, 제1 소오스 및 제1 드레인의 각각이 제1 핀 구조물 위에 배치된 제1 응력부 층을 포함한다. 제1 응력부 층은 제1 게이트 적층체 아래의 제1 핀 구조물의 채널 층으로 응력을 인가한다. 기판으로부터 측정된 제1 핀 구조물과 제1 응력부 층 사이의 계면의 높이(Ha)가 기판으로부터 측정된 격리 절연 층의 가장 낮은 높이의 높이(Hb) 보다 높다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예 또는 예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예 또는 예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 소자를 제조하기 위한 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록, 상기 격리 절연 층을 형성하는 단계;
    상기 핀 구조물의 일부 위에 그리고 상기 격리 절연 층 위에 게이트 구조물을 형성하는 단계;
    상기 핀 구조물의 양 측부에서 상기 격리 절연 층 내에 함몰부를 형성하는 단계; 및
    상기 격리 절연 층으로부터 돌출하고 상기 게이트 구조물에 의해서 커버되지 않은 상기 핀 구조물의 부분을 에칭함으로써 함몰부를 형성하는 단계
    를 포함하고,
    상기 격리 절연 층의 최상부 표면으로부터 측정된 상기 핀 구조물 내의 함몰부의 깊이(D1) 및 상기 격리 절연 층 내의 함몰부의 깊이(D2)가, 0 ≤ D1 ≤ D2를 만족시키도록, 상기 핀 구조물 내의 함몰부 및 상기 격리 절연 층 내의 함몰부가 형성되고, D1 및 D2는 동시에 영(zero)이 되지 않는 것인, 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    에피택셜 성장 방법에 의해서 상기 핀 구조물 내의 함몰부 내에 응력부 층을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 응력부 층은, SiGe를 포함하거나, SiP, SiC 및 SiCP 중 적어도 하나를 포함하는 것인, 반도체 소자 제조 방법.
  4. 반도체 소자를 제조하기 위한 방법에 있어서,
    기판 위에 핀 구조물―상기 핀 구조물은 중심 핀 구조물, 좌측 핀 구조물, 및 우측 핀 구조물을 포함하고, 상기 중심 핀 구조물은 상기 좌측 핀 구조물과 상기 우측 핀 구조물 사이에 배치됨―을 형성하는 단계;
    상기 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록, 상기 격리 절연 층을 형성하는 단계;
    상기 핀 구조물의 일부 위에 그리고 상기 격리 절연 층 위에 게이트 구조물을 형성하는 단계;
    적어도 상기 좌측 핀 구조물과 상기 중심 핀 구조물 사이의 부분에서 그리고 상기 우측 핀 구조물과 상기 중심 핀 구조물 사이의 부분에서 상기 격리 절연 층 내에 함몰부를 형성하는 단계; 및
    상기 게이트 구조물에 의해서 커버되지 않고 상기 격리 절연 층으로부터 돌출한, 상기 좌측 핀 구조물, 상기 중심 핀 구조물 및 상기 우측 핀 구조물의 부분을 에칭함으로써 함몰부를 형성하는 단계
    를 포함하고,
    상기 중심 핀 구조물 내의 함몰부의 깊이(D1) 및 상기 좌측 핀 구조물과 상기 중심 핀 구조물 사이에 그리고 상기 우측 핀 구조물과 상기 중심 핀 구조물 사이에 형성된 상기 격리 절연 층 내의 함몰부의 적어도 하나의 깊이(D2)가 0 ≤ D1≤ D2를 만족시키도록, 상기 좌측 핀 구조물, 상기 중심 핀 구조물, 및 상기 우측 핀 구조물 내의 함몰부 및 상기 격리 절연 층 내의 함몰부가 형성되고, D1 및 D2는 상기 좌측 핀 구조물과 상기 중심 핀 구조물 사이에 또는 상기 우측 핀 구조물과 상기 중심 핀 구조물 사이에 위치된 상기 격리 절연 층의 최상부 표면으로부터 측정되며, D1 및 D2는 동시에 영(zero)이 되지 않는 것인, 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    에피택셜 성장 방법에 의해서 상기 좌측 핀 구조물, 상기 중심 핀 구조물 및 상기 우측 핀 구조물 내의 함몰부 내에 응력부 층을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  6. 반도체 소자에 있어서,
    Fin FET 소자를 포함하고,
    상기 Fin FET 소자는,
    제1 방향으로 연장하고, 격리 절연 층으로부터 돌출하는 제1 핀 구조물로서, 상기 제1 핀 구조물 및 상기 격리 절연 층이 기판 위에 배치되는, 상기 제1 핀 구조물;
    제1 게이트 전극 층 및 제1 게이트 유전체 층을 포함하고, 상기 제1 핀 구조물의 제1 부분을 커버하며, 상기 제1 방향에 수직인 제2 방향으로 연장하는, 제1 게이트 적층체 - 상기 제1 핀 구조물의 제2 부분에 함몰부가 제공되고, 상기 함몰부의 하단은 상기 제1 게이트 적층체 아래에서 상기 제1 핀 구조물의 상기 제1 부분의 상부 표면 아래에 위치됨-; 및
    상기 제1 핀 구조물 위 및 상기 함몰부 내에 배치된 제1 응력부 층―상기 제1 응력부 층은 상기 제1 게이트 적층체 아래에서 상기 제1 핀 구조물의 채널 층에 응력을 인가함―을 각각 포함하는, 제1 소오스 및 제1 드레인
    을 포함하고,
    상기 제1 핀 구조물의 상기 제1 부분은 상기 제1 소오스 및 상기 제1 드레인에 있고,
    상기 기판으로부터 측정된 상기 제1 핀 구조물과 상기 제1 응력부 층 사이의 계면의 높이(Ha)는 상기 기판으로부터 측정된 상기 격리 절연 층의 가장 낮은 높이의 높이(Hb) 보다 높은 것인, 반도체 소자.
  7. 제6항에 있어서,
    상기 Fin FET 소자는,
    상기 제1 방향으로 연장하고, 상기 격리 절연 층으로부터 돌출하며, 상기 제1 핀 구조물에 인접하여 배치되는, 제2 핀 구조물; 및
    상기 제2 핀 구조물 위에 배치된 제2 응력부 층을 각각 포함하는, 제2 소오스 및 제2 드레인
    을 더 포함하고,
    상기 높이(Hb)는 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이의 중심 위치에서 측정되는 것인, 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 핀 구조물의 상기 제1 소오스의 양 측부에서 상기 격리 절연 층 내에 함몰부가 제공되며,
    상기 함몰부의 하단은 상기 제1 핀 구조물의 상기 제1 부분의 함몰부의 하단 아래에 위치되는 것인, 반도체 소자.
  9. 제8항에 있어서,
    상기 함몰부가 제공되지 않은 상기 격리 절연 층의 상부 표면으로부터 측정된, 상기 제1 핀 구조물의 상기 제1 부분의 상기 함몰부의 깊이는 0 nm 내지 100 nm 의 범위내인, 반도체 소자.
  10. 제8항에 있어서,
    상기 함몰부가 제공되지 않은 상기 격리 절연 층의 상부 표면으로부터 측정된, 상기 격리 절연 층 내의 상기 함몰부의 깊이는 0 nm 내지 100 nm의 범위내인 것인, 반도체 소자.
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