CN108231888B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN108231888B
CN108231888B CN201710906480.1A CN201710906480A CN108231888B CN 108231888 B CN108231888 B CN 108231888B CN 201710906480 A CN201710906480 A CN 201710906480A CN 108231888 B CN108231888 B CN 108231888B
Authority
CN
China
Prior art keywords
layer
forming
source
sacrificial layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710906480.1A
Other languages
English (en)
Other versions
CN108231888A (zh
Inventor
萧孟轩
杨育佳
李东颖
叶致锴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108231888A publication Critical patent/CN108231888A/zh
Application granted granted Critical
Publication of CN108231888B publication Critical patent/CN108231888B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，从而形成开口。在开口的底部中的隔离绝缘层上和图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。

Description

半导体器件及其制造方法
技术领域
本发明涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)的半导体器件的方法和半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展和具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极置换技术制造金属栅极结构，并且通过使用外延生长方法形成源极和漏极。
发明内容
根据本发明的一些实施例，提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；图案化所述第一牺牲层，从而形成开口；在所述开口的底部中的所述隔离绝缘层上和在图案化的第一牺牲层的至少侧面上形成第一衬垫层；在形成所述第一衬垫层之后，在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述源极/漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。
根据本发明的另一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在第一鳍式场效应晶体管结构的第一源极/漏极结构、第二鳍式场效应晶体管结构的第二源极/漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极/漏极结构设置为邻近所述第二源极/漏极结构，所述第一鳍式场效应晶体管结构和所述第二鳍式场效应晶体管结构均包括栅极结构和在所述栅极结构的相对两侧上形成的侧壁间隔件；图案化所述第一牺牲层，从而在所述第一源极/漏极结构和所述第二源极/漏极结构之间形成开口；在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述第一源极/漏极结构上方形成第一接触开口并且在所述第二源极/漏极结构上方形成第二接触开口；以及在所述第一接触开口中形成第一导电层并且在所述第二接触开口中形成第二导电层；其中，所述第一牺牲层由与所述隔离绝缘层、所述介电层和所述侧壁间隔件的不同的材料制成。
根据本发明的又一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：第一鳍式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极/漏极结构以及与所述第一源极/漏极结构接触的第一源极/漏极接触件；第二鳍式场效应晶体管，设置为邻近所述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构、第二源极/漏极结构以及与所述第二源极/漏极结构接触的第二源极/漏极接触件；以及介电层，将所述第一源极/漏极结构和所述第二源极/漏极结构分隔开；以及衬垫层，由与所述介电层不同的介电材料制成，设置在所述介电层和所述第一源极/漏极接触件之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B和图1C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图2A、图2B和图2C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图3A、图3B和图3C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图4A、图4B和图4C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图5A、图5B和图5C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图6A、图6B、图6C和图6D示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图7A、图7B和图7C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图8A、图8B和图8C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图9A、图9B和图9C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图10A、图10B和图10C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图11A、图11B和图11C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图12A、图12B和图12C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图13A、图13B和图13C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图14A、图14B和图14C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图15A、图15B和图15C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图16A、图16B和图16C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺阶段中的一个。
图17A和图17B示出了根据本发明的一些实施例的半导体器件的示例性截面图。
图18示出了根据本发明的一些实施例的半导体器件的示例性截面图。
图19A和图19B示出了根据本发明的一些实施例的半导体器件的示例性截面图。
图20A和图20B示出了根据本发明的一些实施例的半导体器件的示例性截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同比例任意地绘制。在随后的附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。此外，在随后的制造工艺中，在描述的操作中/之间可以存在一个或多个额外的操作，并且操作的顺序可以改变。
公开的实施例涉及形成至用于鳍式场效应晶体管(FinFET)的源极/漏极(S/D)结构的接触件的方法，包括图案化用于S/D结构上方的接触件的开口的方法。诸如本文公开的那些实施例通常不仅适用于FinFET，而且也适用于双栅极晶体管、环绕栅极晶体管、欧米茄-栅极晶体管或全环栅晶体管、二维FET和/或纳米线晶体管或使用源极/漏极外延生长工艺的任何合适的器件。
图1A至图7C示出了根据本发明的一些实施例的半导体器件制造工艺中的各个工艺。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图1A至图7C中，“A”图(例如，图1A、图2A等)示出了立体图，“B”图(例如，图1B、图2B等)示出了沿着对应于图1A中示出的线Y1-Y1的Y方向的截面图，并且“C”图(例如，图1C、图2C等)示出了沿着对应于图1A中示出的线X1-X1的X方向的截面图。应该理解，可以在图1A至图7C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
首先参照图1A至图1C，图1A至图1C示出了实施用于形成FinFET结构的各个制造操作之后的结构。如图1A至图1C所示，源极/漏极(S/D)结构120和121以及金属栅极130与功函调整层133和栅极介电层131一起形成在衬底101上方。在一些实施例中，S/D结构120用于p沟道FET并且S/D结构121用于n沟道FET(即，不同的导电类型)。在其他实施例中，两个S/D结构120、121均可以用于p沟道FET或用于n沟道FET(即，相同的导电类型)。可以通过以下制造操作形成这种结构。
在图1A至图1C中，示出了具有一个或多个鳍结构的衬底101，其中，示出了两个鳍结构102。应该理解，为了说明的目的，示出了两个鳍结构，但是其他实施例可以包括任何数量的鳍结构。在一些实施例中，一个或多个伪鳍结构形成为邻近有源FinFET的鳍结构。鳍结构102在X方向上延伸并且在Z方向上从衬底突出，而栅极130在Y方向上延伸。
衬底101可以包括依赖于设计需求(例如，p型衬底或n型衬底)的各个掺杂区域。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂剂。例如，掺杂区域可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或它们的组合。掺杂区域可以配置为用于n型FinFET或可选地配置为用于p型FinFET。
在一些实施例中，衬底101可以由合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓、砷化镓铟(GaInAs)、砷化铟、磷化铟、锑化铟、磷砷化镓或磷化镓铟)等制成。此外，衬底101可以包括外延层(epi层)，该外延层可以被应变以用于性能增强，和/或该衬底101可以包括绝缘体上硅(SOI)结构。
可以使用例如图案化工艺形成沟槽来形成鳍结构102，从而使得在邻近的鳍结构102之间形成沟槽。如下面更细的讨论，鳍结构102将用于形成FinFET。
诸如浅沟槽隔离(STI)105的隔离绝缘层设置在衬底101上方的沟槽中。在一些实施例中，在形成隔离绝缘层105之前，在衬底101上方和鳍结构102的底部分103的侧壁上方形成一个或多个衬垫层。在一些实施例中，衬垫层包括在衬底101上和鳍结构102的底部103的侧壁上形成的第一鳍衬垫层106，以及在第一鳍衬垫层106上形成的第二鳍衬垫层108。在一些实施例中，衬垫层的每个均具有介于约1nm和约20nm之间的厚度。
在一些实施例中，第一鳍衬垫层106包括氧化硅并且具有介于约0.5nm和约5nm之间的厚度，并且第二鳍衬垫层108包括氮化硅并且具有介于约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺来沉积衬垫层，但是可以利用任何可接受的工艺。
隔离绝缘层105可以由合适的介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、它们的组合等。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺形成隔离绝缘层105，但是可以利用任何可接受的工艺。随后，使用例如蚀刻工艺、化学机械抛光(CMP)等去除在鳍结构102的顶面上方延伸的隔离绝缘层105的部分以及位于鳍结构102的顶面上方的衬垫层的部分。
在一些实施例中，如图1A至图1C所示，使隔离绝缘层105和衬垫层凹进以暴露鳍结构102的上部104。在一些实施例中，使用单个蚀刻工艺或多个蚀刻工艺使隔离绝缘层105和衬垫层凹进。在其中隔离绝缘层105由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洗工艺。例如，化学蚀刻可以采用诸如稀释的氢氟(HF)酸的含氟化学物。在一些实施例中，在鳍形成工艺之后，鳍高度H鳍为约30nm或更高，诸如约50nm或更高。在一个实施例中，鳍高度介于约40nm和约80nm之间。应该理解，鳍高度可以通过随后的处理修改。可以使用其他材料、工艺和尺寸。
在形成鳍结构102之后，在暴露的鳍结构102上方形成包括伪栅极介电层和伪栅电极的伪栅极结构。伪栅极介电层和伪栅电极将随后用于限定并且形成源极/漏极区域。在一些实施例中，通过沉积并且图案化在暴露的鳍结构102上方形成的伪介电层和位于伪介电层上方的伪电极层来形成伪栅极介电层和伪栅电极。可以通过热氧化、CVD、溅射或用于形成伪介电层的本领域中已知和使用的任何其他方法来形成伪介电层。在一些实施例中，伪介电层可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、SiCN、SiON和SiN、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)等或它们的组合。在一个实施例中，使用SiO2。
随后，在伪介电层上方形成伪电极层。在一些实施例中，伪电极层是导电材料并且可以选自包括非晶硅、多晶硅、非晶锗、多晶锗、非晶硅-锗、多晶硅-锗、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过PVD、CVD、溅射沉积或用于沉积导电材料的本领域中已知和使用的其他技术来沉积伪电极层。可以使用导电和非导电的其他材料。在一个实施例中，使用多晶Si。
可以在伪电极层上方形成掩模图案以有助于图案化。该掩模图案可以由SiO2、SiCN、SiON、Al2O3、SiN或其他合适的材料的一层或多层制成。通过使用掩模图案作为蚀刻掩模，将伪电极层图案化成伪栅电极。在一些实施例中，也图案化伪介电层以限定伪栅极介电层。
随后，沿着伪栅极结构的侧壁形成侧壁间隔件134。可以通过沉积和各向异性蚀刻在伪栅极结构、鳍结构102和隔离绝缘层105上方沉积的绝缘层来形成侧壁间隔件134。在一些实施例中，侧壁间隔件134由氮化硅形成，并且可以具有单层结构。在可选实施例中，侧壁间隔件134可以具有包括多个层的复合结构。例如，侧壁间隔件134可以包括氧化硅层和位于氧化硅层上方的氮化硅层。也可以使用诸如SiO2、SiCN、SiON、SiN、SiOCN、其他低k材料或它们的组合的其他材料。在一些实施例中，侧壁间隔件134的厚度在从约5nm至约40nm的范围内。
在形成伪栅极结构和侧壁间隔件之后，沿着伪栅极结构的相对侧在鳍结构102的暴露的部分104上形成源极/漏极(S/D)结构120和121。可以在暴露的鳍结构104的侧面和顶面上外延形成S/D结构120和121。在一些实施例中，可以使鳍结构104凹进并且在凹进的鳍的暴露的部分上外延形成S/D结构。源极/漏极区域中的外延生长材料的使用允许源极/漏极区域对FinFET的沟道施加应力。当S/D结构120和121用于不同导电类型的FET时，当形成S/D结构120时，用于S/D结构121的鳍结构由例如SiN制成的保护层覆盖，并且之后当形成S/D结构121时，形成的S/D结构120由保护层覆盖。
对于n型FinFET和p型FinFET，用于S/D结构120和121的材料可以是变化的，从而使得用于n型FinFET的一种类型的材料对沟道区域施加拉伸应力，并且用于p型FinFET的另一类型的材料施加压缩应力。例如，SiP或SiC可以用于形成n型FinFET，并且SiGe或Ge可以用于形成p型FinFET。可以使用其他材料。在一些实施例中，S/D结构120和/或121包括具有不同组分和/或不同掺杂剂浓度的两个或多个外延层。
S/D结构120和/或121可以通过注入工艺注入适当的掺杂剂来掺杂或者随着材料的生长原位掺杂来掺杂。例如，对于沟道可以是Si或Si1-xGex的p沟道FET，掺杂的外延膜可以是硼掺杂的Si1-yGey，其中，y等于或大于x以在沟道中诱导纵向压缩应变以用于空穴迁移率增强。对于沟道可以是Si的n沟道FET，掺杂的外延膜可以是例如磷掺杂的硅(Si:P)或磷掺杂的硅碳(Si1-zCz:P)。在沟道是诸如InmGa1-mAs的化合物半导体的情况下，掺杂的外延膜可以是例如InnGa1-nAs，其中，n小于或等于m。
如图1A和图1B所示，在一些实施例中，S/D结构120和/或121在Y方向上的截面具有基本六边形形状，并且在其他实施例中，S/D结构120和/或121的截面具有菱形形状、柱形形状或条形形状。在一些实施例中，S/D结构在Y方向上的宽度WSD在从约25nm至约100nm的范围内。
在形成S/D结构120和121之后，用作衬垫层或接触蚀刻停止层(CESL)的第一绝缘层122沉积为覆盖S/D结构120和121并且位于伪栅极结构的侧壁间隔件134上。第一绝缘层122用作随后形成的介电材料的图案化期间的蚀刻停止件。在一些实施例中，第一绝缘层122包括SiO2、SiCN、SiON、SiN或其他合适的介电材料。在一个实施例中，使用SiN。第一绝缘层122可以由包括上述材料的组合的多个层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第一绝缘层122，但是可以利用任何可接受的工艺。可以使用其他材料和/或工艺。在一些实施例中，第一绝缘层122具有介于约0.5nm和约10nm之间的厚度。在其他实施例中，可以使用其他厚度。
在形成第一绝缘层122之后，在第一绝缘层122上方形成第一牺牲层115。在一些实施例中，第一牺牲层115包括诸如SiO2、SiCN、SiON、SiOC、SiOH、SiN的硅基介电材料或其他合适的介电材料的一层或多层。在一些实施例中，通过诸如CVD、PVD、ALD、FCVD或旋涂玻璃工艺的膜形成工艺来形成第一牺牲层115，但是可以利用任何可接受的工艺。随后，使用例如蚀刻工艺、CMP等去除第一绝缘层122的部分以暴露伪栅电极的上表面。
随后，去除伪栅电极和伪栅极介电层。去除工艺可以包括一种或多种蚀刻工艺。例如，在一些实施例中，去除工艺包括使用干蚀刻或者湿蚀刻的选择性蚀刻。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以可选地使用诸如N2、O2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O等。可以使用诸如稀释的HF酸的湿蚀刻工艺去除伪栅极介电层。可以使用其他工艺和材料。
在去除伪栅极结构之后，在鳍结构104的沟道区域上方形成栅极介电层131。在一些实施例中，栅极介电层131包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括Hf、Al、Zr的金属氧化物或Hf、Al、Zr的硅酸盐、它们的组合和它们的多层的一层或多层。其他合适的材料包括金属氧化物、金属合金氧化物和它们的组合形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层131的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层131具有约0.5nm至约5nm的厚度。在一些实施例中，也在侧壁间隔件134的侧边上形成栅极介电层131。
在一些实施例中，在形成栅极介电层131之前，在沟道区域104上方形成界面层(未示出)，并且在界面层上方形成栅极介电层131。界面层有助于缓冲随后形成的高k介电层与下面的半导体材料。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例利用用于界面层的不同材料或工艺。在一些实施例中，界面层具有约0.2nm至约1nm的厚度。
在形成栅极介电层131之后，在栅极介电层131上方形成栅电极130。栅电极130可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。在一些实施例中，栅电极130包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，栅电极130具有在约5nm至约100nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸如CMP的平坦化工艺以去除过量的材料。
在本发明的特定实施例中，栅电极130包括设置在栅极介电层131上的一个或多个功函调整层133。功函调整层133由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种以上的多层的导电材料制成。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以使用其他合适的导电材料。
之后，使栅电极130、栅极介电层131和功函调整层凹进，并且在凹进的栅电极130上形成栅极覆盖层132。在一些实施例中，当栅电极130主要由W制成时，可以在24℃至150℃的温度范围以及在低于1托的压力下，使用例如使用Cl2/O2/BCl3的干蚀刻工艺使栅电极凹进。
在使栅电极130凹进之后，在凹槽中形成栅极覆盖层132以在随后的工艺期间保护栅电极130。在一些实施例中，栅极覆盖层132包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、它们的组合等，但是可以使用其他合适的介电膜。可以使用例如CVD、PVD、旋涂等形成栅极覆盖层132。可以使用其他合适的工艺。可以实施诸如CMP的平坦化工艺以去除过量的材料。
图2A至图2C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的示例性视图。
如图2A至图2C所示，从S/D结构120和121的两侧区域至少部分地去除第一牺牲层115，以形成开口116。在一些实施例中，去除全部的第一牺牲层115。可以通过诸如干蚀刻和/或湿蚀刻的合适的蚀刻操作去除第一牺牲层115。蚀刻操作基本停止在第一绝缘层122处。在一些实施例中，第一绝缘层122具有介于约0.5nm和约10nm之间的厚度。
图3A至图3C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
在形成开口116之后，在开口116中形成第二牺牲层140。第二牺牲层140由相对于第一绝缘层122和/或隔离绝缘层105的材料具有更高(例如，5以上)蚀刻选择性的材料制成。在一些实施例中，第二牺牲层140由可以是晶体、多晶或非晶并且可以是掺杂或非掺杂的诸如Si、SiGe、SiC、Ge、SiGeC和GeSn的IV族元素或化合物材料的一层或多层制成。在其他实施例中，第二牺牲层140由SiOC、SiC、SiON、SiCN、SiOCN、SiN和/或SiO2或其他合适的材料的一种或多种硅基介电层制成。可以使用诸如氧化铝、碳氧化铝和氮氧化铝的铝基介电材料。也可以使用SOC(旋涂碳)。在特定实施例中，第二牺牲层140由包括，但不限于，GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN和/或AlGaN的III-V族化合物半导体的一层或多层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积第二牺牲层140，但是可以利用任何可接受的工艺。可以使用其他材料和/或工艺。在一个实施例中，非晶或多晶Si用作第二牺牲层140。在其他实施例中，非晶或多晶Si1-xGex(其中，x等于或小于0.4)用作第二牺牲层140。
在一些实施例中，第二牺牲层140的沉积温度可以保持低于约600℃。在其他实施例中，该温度低于约500℃并且在特定实施例中，低于400℃。温度保持较低以最小化对已经形成的金属栅极/高k介电堆叠件的阈值电压的热冲击。
可以实施诸如回蚀刻工艺或CMP的平坦化操作以平坦化第二牺牲层140的上表面。通过平坦化操作，暴露栅极覆盖层132的上表面。在一些实施例中，在平坦化操作之后，从第一绝缘层122的表面测量的第二牺牲层的高度H牺牲在从约100nm至约350nm的范围内。
图4A至图4C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
在形成第二牺牲层140之后，在第二牺牲层140上方形成掩模图案，并且通过使用掩模图案作为蚀刻掩模，通过使用干蚀刻图案化第二牺牲层140，从而在S/D结构120和121之间形成开口144。在一些实施例中，蚀刻基本停止在第一绝缘层122处。图4A至图4C示出了去除掩模层之后的结构。
可以使用光蚀刻操作图案化合适的掩模材料的层来形成掩模图案。蚀刻操作可以包括使用不同等离子体气体的多个蚀刻工艺。在一些实施例中，掩模图案在第二牺牲层140和栅极覆盖层132上方的X方向上延伸。掩模图案由诸如SiO2、SiN和/或SiON和/或TiN或其他合适的材料的介电材料的一层或多层制成。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积用于掩模图案的材料，但是可以利用任何可接受的工艺。可以使用其他材料和/或工艺。
当Si基材料(例如，多晶Si或非晶Si)用作第二牺牲层140时，可以通过使用例如包括HBr的气体或包括Cl2或SF6的气体的等离子体干蚀刻来实施蚀刻。当SOC(旋涂碳)用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或包括SO2和O2的气体的等离子体干蚀刻来实施蚀刻。当通过FCVD形成的氧化Si基材料用作第二牺牲层时，可以通过使用例如包括碳氟化合物和/或氟的气体的等离子体干蚀刻来实施蚀刻。
当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140时，可以通过使用例如包括碳氟化合物的气体或包括卤素的气体的等离子体干蚀刻来实施蚀刻。在蚀刻期间，可以在介于20℃至约200℃之间的温度下加热衬底。
在一些实施例中，Y方向上的开口宽度WSP在从约5nm至约100nm的范围内。在特定实施例中，开口宽度WSP在从约10nm至约40nm的范围内。宽度Wsp可以是取决于半导体器件的设计规则和/或类型的其他值。
应该注意，如图4A和图4C所示，在一些实施例中，在第二牺牲层140的图案化期间，基本没有蚀刻第一绝缘层122和/或栅极覆盖层132。换句话说，用于第一绝缘层122和/或栅极覆盖层132的材料相对于第二牺牲层140具有高的蚀刻选择性(例如，5或更多)(即，比第二牺牲层的蚀刻速率更低)。
图5A至图5C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
随后，在图案化的第二牺牲层140和隔离绝缘层105上方共形地形成第二绝缘层146(用作衬垫层)。也在侧壁间隔件134和栅极覆盖层132上形成第二绝缘层146。
在一些实施例中，第二绝缘层146包括SiO2、SiCN、SiON、SiCN、SiOCN和SiN，但是可以使用其他合适的介电材料。在一个实施例中，使用诸如SiN的氮化硅基材料。第二绝缘层146可以由包括上述材料的组合的多个层制成。在一个实施例中，两层硅基介电材料(其中至少一层是氮化硅基材料)用作第二绝缘层146。在其他实施例中，铝基介电层用作第二绝缘层146的一层。在某些实施例中，第二绝缘层146包括氮化硅基介电层和除了氮化硅基材料之外的材料制成的介电层。
与SiO2相比于硅的蚀刻速率相比，第二绝缘层146相比于硅具有更高的选择性蚀刻比率。例如，氮化硅、氧化硅和硅在H3PO4中的蚀刻速率分别为约50:5:1。
可以通过诸如PVD、CVD、分子层沉积(MLD)或ALD的一种或多种工艺沉积第二绝缘层146，但是可以利用任何可接受的工艺。可以使用其他材料和/或工艺。在ALD情况下，例如，SiH4(硅烷)、SiH2Cl2(二氯硅烷)和/或SiCl4(四氯化硅)和/或用于含氮衬垫层的其他合适的含硅前体可以用作用于ALD工艺的前体。
在一些实施例中，第二绝缘层146的沉积温度可以保持低于约500℃。在其他实施例中，该温度低于约400℃。温度保持较低以最小化对已经形成的金属栅极/高k介电堆叠件的阈值电压的热冲击。
在一些实施例中，第二绝缘层146具有介于约1nm和约15nm之间的厚度。在其他实施例中，该厚度为约3nm至约10nm。在其他实施例中，使用其他厚度。
在形成第二绝缘层146之后，第一层间介电(ILD)层145形成为填充开口144并且位于第二牺牲层140上方。
ILD层145可以包括单层或多层。在一些实施例中，ILD层145包括SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但是可以使用其他合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成ILD层145。可以实施诸如CMP工艺的平坦化工艺以去除过量的材料。在一些实施例中，通过平坦化工艺，暴露第二牺牲层140(和覆盖绝缘层132)的上表面。
在一些实施例中，当使用FCVD时，对可流动隔离介电前体实施固化工艺。固化工艺可以包括UV固化、臭氧(O3)等离子体固化或低温O3等离子体+UV固化(LTB+UV固化)，以将可流动隔离介电前体转变成诸如氧化硅层的介电层。在一些实施例中，UV固化工艺的工艺温度范围介于约0℃和约10℃之间。在一些实施例中，O3等离子体固化工艺的工艺温度范围介于约100℃和约250℃之间。在一些实施例中，LTB+UV固化工艺的工艺温度范围介于约30℃和约50℃之间。在一些实施例中，固化工艺可以在沉积工艺之后仅实施一次以节约处理时间，但不限于此。可以交替地实施沉积工艺和固化工艺。在其他实施例中，也可以通过直接引入氮气、氧气、臭氧或蒸汽的氧化工艺将可流动隔离介电前体直接转变成介电层。
为了进一步增加ILD层的结构密度，在固化工艺之后，可以对隔离介电层实施热处理工艺。热处理工艺包括含蒸汽热处理工艺(湿退火)和含氮热处理工艺(干退火)。在一些实施例中，含蒸汽热处理的工艺温度范围介于约400℃和约1000℃之间，含氮热处理工艺的工艺温度介于约1000℃和约1200℃之间。在其他实施例中，可以通过将膜暴露于紫外线辐射(例如，在紫外线热处理(UVTP)工艺中)将热处理的温度减小至约400℃。
在一些实施例中，在固化或处理之后，ILD层可以具有小于6的相对介电常数。
在其他实施例中，实施旋涂介电(SOD)工艺以形成ILD层145。在该实施例中，在先前的工艺中形成第二绝缘层146(含氮衬垫层)以通过SOD工艺对接触隔离区域中沉积的隔离介电层提供合适的层间层。因此，可以使用合适的前体通过SOD工艺形成ILD层。
在用于ILD层145的SOD工艺中，该前体可以是有机硅化合物，诸如但不限于硅氧烷、甲基硅氧烷、聚硅氮烷和氢倍半硅氧烷、全氢聚硅氮烷(PHPS)以及其他合适的材料。SOD前体溶解在通常用于旋涂化学物的涂布液的相容性有机溶剂中。例如，合适的有机溶剂包括二丁醚(DBE)、甲苯、二甲苯、丙二醇单甲醚醋酸酯(PGMEA)、乳酸乙酯和异丙醇(IPA)等，优选使用二甲苯作为PHPS的溶剂。可以改变溶液中SOD前体的浓度，以调整溶液的稠度(即，粘度)和涂层的厚度。在一些实施例中，可以使用含有介于约4％至约30％之间的重量的SOD前体的溶液。在其他实施例中，使用含有约8％至约20％重量的SOD前体的溶液。诸如表面活性剂和粘合剂的额外的少量的添加剂可以包括在溶液中。
在前体旋涂工艺期间，旋转晶圆以将SOD前体从晶圆中心均匀扩散至边缘。在一些实施例中，对于12英寸晶圆，用于在衬底上涂布SOD前体的铸造旋转的旋转速度可能从100rpm至3000rpm。在一些实施例中，SOD前体的动态分配速率为约1ml/sec，并且在主速度之前，分配熔浆将完全扩散至晶圆的边缘。因此，SOD前体可以完全地覆盖接触隔离孔的底部并且填充开口144。
随后，在SOD沉积之后，实施预烘烤工艺以稳定SOD层。在一些实施例中，在空气环境下在约100℃至约200℃的范围内的低温下实施预烘烤工艺。在预烘烤工艺之后，实施热处理工艺以致密化SOD层。在一些实施例中，热处理工艺是在约400℃至约1100℃的范围内的高温下实施的退火工艺。退火工艺可以是使用包括蒸汽、O2和H2气的气体的湿退火工艺或使用包括N2和O2气的气体的干退火工艺。在其他实施例中，热处理工艺在从约150℃至约400℃的范围内的较低温度下使用等离子体。优选将水蒸气(H2O)与氢气(H2)的分压比率控制为约1×10-11至约1.55的范围内的值。
图6A至图6D示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。图6D示出了围绕S/D结构121的示例性立体图。
随后，去除第二牺牲层140，从而形成接触开口148和149以暴露由第一绝缘层122覆盖的S/D结构120、121。去除第二牺牲层140的蚀刻操作可以是各向同性的或各向异性的。此外，去除第一绝缘层122，从而暴露S/D结构120、121。
当Si基材料(例如，多晶Si或非晶Si)用作第二牺牲层140时，可以通过使用包括Cl2和NF3的气体或包括F2的气体的等离子体干蚀刻，或使用NH4OH和/或四甲基铵(TMAH)的湿蚀刻来实施蚀刻。当SOC(旋涂碳)用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或包括SO2和O2的气体的等离子体干蚀刻来实施蚀刻。当通过FCVD形成的Si氧化物基材料用作第二牺牲层时，可以通过使用例如HF或缓冲HF(BHF)的湿蚀刻来实施蚀刻。
当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140时，可以通过使用例如臭氧的等离子体干蚀刻或使用含NH4OH和H2O2的溶液或含HCl和H2O2的溶液的湿蚀刻来实施蚀刻。
可以通过合适的蚀刻操作去除剩余的第一绝缘层122。在一些实施例中，在第一绝缘层122的蚀刻期间，当第二绝缘层146由与第一绝缘层122相同或类似的材料制成时，也蚀刻第二绝缘层146。在特定实施例中，从接触开口148和149的壁完全地去除第二绝缘层146。然而，即使在这种情况下，在一些实施例中，第二绝缘层146仍保留在ILD层145的底部处。
由于第二牺牲层140的蚀刻速率高于其他材料，因此可以去除第二牺牲层140而没有引起其他层的损坏，其他层例如栅极覆盖层132、侧壁间隔件134、第一绝缘层122、ILD层145和/或第二绝缘层146。
在一些实施例中，开口148、149沿着Y方向的宽度WCH在从约10nm至约100nm的范围内。在其他实施例中，宽度WCH在从约15nm至约50nm的范围内。
图7A至图7C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
在去除在S/D结构120、121上形成的第二牺牲层和第一绝缘层122之后，在接触开口148、149中填充导电材料，从而形成S/D接触件150。
在一些实施例中，在暴露的S/D结构120、121上形成硅化物层127。金属硅化物形成工艺可以在S/D结构的侧部上形成金属硅化物。金属硅化物形成工艺包括S/D结构上的金属膜沉积、S/D结构的界面或表面处形成金属硅化物的热处理以及去除过量未反应的金属的蚀刻工艺。金属硅化物包括TiSix、NiSix、CoSix、NiCoSix和TaSix，但是可以使用其他合适的硅化物材料。在一些实施例中，硅化物层具有介于约0.5nm和约10nm之间的厚度。在其他实施例中，在制造操作的这个阶段没有形成硅化物层，并且例如可以在形成第一绝缘层122之前的更早的制造阶段形成硅化物层。在一些实施例中，金属膜也形成在第二绝缘层146和隔离绝缘层105上。在一些实施例中，通过合适的蚀刻操作去除未形成在S/D外延层上的金属膜和未被消耗以形成硅化物层的金属膜。在其他实施例中，没有去除金属膜并且保留金属膜。
S/D接触件150可以包括单层或多层结构。例如，在一些实施例中，接触件150包括位于接触开口148、149中的接触衬垫层(诸如扩散阻挡层、粘合层等)，以及在接触衬垫层上方形成的接触主体。接触衬垫层可以包括通过ALD、CVD等形成的Ti、TiN、Ta、TaN等。可以通过沉积诸如Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、它们的合金、它们的组合等的一层或多层的导电材料形成接触主体，但是也可以使用其他合适的金属。可以实施诸如CMP的平坦化工艺以从ILD层145的表面去除过量的材料。
在一些实施例中，在形成S/D接触件150之后，从鳍结构104的顶部测量的包括栅极覆盖层132的栅极结构的高度Hg在从约20nm至100nm的范围内并且从鳍结构104的顶部测量的金属栅极130的高度Hmg在从约10nm至约60nm的范围内(见图20A)。
在形成接触件150之后，进一步实施CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
图8A至图16C示出了根据本发明的其他实施例的半导体器件制造工艺中的各个工艺。
贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图8A至图16C中，“A”图(例如，图8A、图9A等)示出了立体图，“B”图(例如，图8B、图9B等)示出了沿着对应于图8A和图9A中示出的线Y1-Y1的Y方向的截面图，并且“C”图(例如，图8C、图9C等)示出了沿着对应于图8A和图9A中示出的线X1-X1的X方向的截面图。应该理解，可以在图8A至图16C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与参照图1A至图7C描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
图8A至图8C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
图8A至图8C所示的结构与图2A至图2C所示的结构基本类似，除了还未形成栅极结构并且在衬底上设置伪栅电极230、伪栅极介电层231和栅极掩模层232，而不是栅电极130、栅极介电层131和栅极覆盖层132之外。制造伪栅极结构的操作如上所述。
图9A至图9C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
与图3A至图3C类似，在开口116中形成第二牺牲层140。
图10A至图10C示出了根据本发明的一些实施例的用于制造FinFET器件中的各个阶段的一个的示例性视图。
随后，使第二牺牲层140部分地凹进至Z方向上的伪栅电极230的中间部分的水平，从而形成开口164。可以通过回蚀刻工艺和/或湿蚀刻使第二牺牲层140凹进。在一些实施例中，凹进的第二牺牲层140的剩余厚度Hsc在从约40nm至约200nm的范围内。
图11A至图11C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
用绝缘材料填充开口164，从而形成掩模层220。在一些实施例中，掩模层220由SiOC、SiC、SiON、SiCN、SiOCN、SiN和/或SiO2的一层或多层制成。在一个实施例中，使用SiN。可以通过诸如PVD、CVD或ALD的一种或多种工艺沉积掩模层220，但是可以利用任何可接受的工艺。可以使用其他材料和/或工艺。可以实施诸如回蚀刻工艺或CMP的平坦化操作来平坦化栅极掩模层232和掩模层的上表面。通过平坦化操作，暴露伪栅电极层230的上表面。
图12A至图12C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的示例性视图。
随后，去除伪栅电极230和伪栅极介电层231，从而形成开口235。去除操作为以上参照图1A至图1C说明的。
图13A至图13C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
在去除伪栅极结构之后，在鳍结构104的沟道区域上方形成栅极介电层131，并且在栅极介电层131上形成用于栅电极130的导电层。栅极形成操作为以上参照图1A至图1C说明的。
可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸如CMP的平坦化操作以去除过量的材料。在平坦化操作之后，暴露掩模层220。
图14A至图14C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的示例性视图。
随后，使栅电极层凹进，从而形成栅电极130和栅极覆盖开口237。
图15A至图15C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段的一个的示例性视图。
之后，在栅极覆盖开口237中和掩模层220上方形成绝缘层132。在一些实施例中，用于栅极覆盖层132的绝缘层包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、它们的组合等，但是可以使用其他合适的介电膜。可以使用例如CVD、PVD、旋涂等形成用于栅极覆盖层132的绝缘层。可以使用其他合适的工艺步骤。
图16A至图16C示出了根据本发明的一些实施例的用于制造FinFET器件的各个阶段中的一个的示例性视图。
随后，可以实施诸如CMP的平坦化工艺以去除过量的绝缘材料和掩模层220，从而形成栅极覆盖层132。
图16A至图16C的结构与图3A至图3C的结构基本相同。随后，实施与图4A至图7C说明的相同的操作。
图17A和图17B示出了对应于图7A的线X2-X2和对应于图7B的区A1的示例性截面图。
如图17A所示，在本发明的一些实施例中，第二绝缘层146插入在由导电材料制成的接触件150和ILD 145之间。此外，在一些实施例中，第一绝缘层122插入在第二绝缘层146和隔离绝缘层105之间。导电材料150部分地进入至第二绝缘层146的底部和隔离绝缘层105的表面之间的间隔。在一些实施例中，第一绝缘层、第二绝缘层和隔离绝缘层由彼此不同的介电材料制成。
此外，在一些实施例中，接触件150的导电材料直接设置在隔离绝缘层105上，而没有插入另一介电层。
如图17B所示，在本发明的一些实施例中，第二牺牲层140的残余块141(例如，非晶Si或多晶Si)保留在第二绝缘层146的底部处和/或第二绝缘层146和第一绝缘层122之间。
图18示出了根据本发明的一些实施例的半导体器件的示例性截面图。
在一些实施例中，由于第二牺牲层蚀刻的蚀刻性质，开口144具有锥形形状，该锥形形状具有大于底部宽度的上部宽度。因此，开口148和149具有倒锥形形状，该倒锥形形状具有小于底部宽度的上部宽度，因此，S/D接触件150也具有如图18所示的倒锥形形状。由ILD层145的上表面和靠近顶部的接触件150的侧边形成的角度θ小于90度。在一些实施例中，60度＜θ＜85度。
图19A至图19B示出了根据本发明的一些实施例的半导体器件的示例性截面图。图19A对应于图7A的线X2-X2(鳍结构之间)并且图19B是图19A的区A3的放大图。
如图19A和图19B所示，第一绝缘层122和第二绝缘层146插入在ILD层145和栅极结构的侧壁间隔件134之间。
图20A和图20B示出了根据本发明的一些实施例的半导体器件的示例性截面图。图20A和图20B对应于图7C的区A2。
图20A和图20B示出了沿着X方向的接触件150的各个截面形状。在一些实施例中，接触件150具有基本上矩形的形状，因为侧壁间隔件134未被蚀刻并且保持其侧表面未损坏。在一些实施例中，S/D外延层120的上部具有如图20A所示的凹进部分。在其他实施例中，S/D外延层120的上部具有凹形形状、凸起的形状或扁平形状。
在一些实施例中，宽度W1基本是恒定的(除了在S/D外延层120的凹进部分中之外)并且在从约10nm至约40nm的范围内，并且高度T1在从约20nm至约100nm的范围内。在一些实施例中，接触件150的截面形状是锥形的，即梯形的。
在特定实施例中，侧壁间隔件134的上部在开口144和/或开口148、149的形成期间受到损坏(蚀刻)。因此，接触件150具有两个区域(下部区域和上部区域)。接触件150的上部区域沿着X方向具有漏斗形状，该漏斗形状具有比主体区域更宽的顶部。贯穿其高度T2的下部区域的宽度W2基本是恒定的(除了在S/D外延层120中的凹进部分之外)。在一些实施例中，宽度W2在从约10nm至约40nm的范围内并且高度T2在从约20nm至约100nm的范围内。在一些实施例中，T2＞T3。在特定实施例中，T2＞2×T3。
上部区域的宽度随着高度T3的增加而变化(例如，增加)。在一些实施例中，接触件150的顶部处的宽度W3大于宽度W2并且在从约10nm至约46nm的范围内。在一些实施例中，T3小于约7nm。在特定实施例中，W3＞W2并且W3-W2小于约6nm。
应该理解，不是所有的优势都必须在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。
例如，在本发明中，由于使用相对于绝缘层(例如，氧化硅基材料、氮化硅基材料)具有更高蚀刻选择性的材料(例如，Si)作为第二牺牲层，因此可以更精确地控制S/D结构和S/D接触结构的大小。通过这些制造方法，材料可以容易地填充侧壁间隔件之间的间隔以形成无空隙膜。此外，侧壁间隔件之间的全部间隔可以全部用于S/D接触件并且对接触区域产生较小的损坏。由于S/D接触件的区更宽，因此可以通过对氧化硅和/或氮化硅更高的选择性蚀刻形成环绕接触件以获得接触区。通过上述结构和方法，可以避免S/D外延层受到损坏并且形成环绕接触结构。此外，第二绝缘层(衬垫层)设置在ILD和接触金属之间以及金属栅极和ILD之间，这使得防止氧和/或水分从ILD渗透至接触区域和/或S/D外延层成为可能。
根据本发明的方面，在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，从而形成开口。在开口的底部中的隔离绝缘层上和图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。
根据本发明的另一方面，在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在第一FinFET结构的第一源极/漏极结构、第二FinFET结构的第二源极/漏极结构和隔离绝缘层上方形成第一牺牲层。第一源极/漏极结构设置为邻近于第二源极/漏极结构。第一FinFET结构和第二FinFET结构均包括栅极结构和在栅极结构的相对侧上形成的侧壁间隔件。图案化第一牺牲层，从而在第一源极/漏极结构和第二源极/漏极结构之间形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在第一源极/漏极结构上方形成第一接触开口并且在第二源极/漏极结构上方形成第二接触开口。在第一接触开口中形成第一导电层并且在第二接触开口中形成第二导电层。第一牺牲层由与隔离绝缘层、介电层和侧壁间隔件的不同的材料制成。
根据本发明的另一方面，包括鳍式场效应晶体管(FinFET)的半导体器件包括第一FinFET和第二FinFET和介电层。第一FinFET包括在第一方向上延伸的第一鳍结构、第一源极/漏极结构以及与第一源极/漏极结构接触的第一源极/漏极接触件。第二FinFET设置为邻近于第一FinFET并且包括在第一方向上延伸的第二鳍结构、第二源极/漏极结构以及与第二源极/漏极结构接触的第二源极/漏极接触件。介电层将第一源极/漏极结构和第二源极/漏极结构分隔开。由与介电层不同的介电材料制成的衬垫层设置在介电层和第一源极/漏极接触件之间。
根据本发明的一些实施例，提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；图案化所述第一牺牲层，从而形成开口；在所述开口的底部中的所述隔离绝缘层上和在图案化的第一牺牲层的至少侧面上形成第一衬垫层；在形成所述第一衬垫层之后，在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述源极/漏极结构上方形成接触开口；以及在所述接触开口中形成导电层。
在上述方法中，所述第一衬垫层由一层或多层氮化硅基介电材料制成。
在上述方法中，所述第一牺牲层由IV族元素或化合物材料制成。
在上述方法中，所述第一牺牲层是Si1-xGex，其中，0≤x≤0.4。
在上述方法中，在形成所述第一牺牲层之前，在所述源极/漏极结构和所述隔离绝缘层上方形成第二衬垫层，以及在去除所述第一牺牲层之后，去除覆盖所述源极/漏极结构的上部的第二衬垫层。
在上述方法中，还包括，在形成所述第一牺牲层之前：在所述源极/漏极结构和所述隔离绝缘层上方形成第二牺牲层；以及至少部分地去除所述第二牺牲层，从而在所述源极/漏极结构上方形成开口。
在上述方法中，所述第二牺牲层由与所述第一牺牲层不同的材料制成。
在上述方法中，所述第二牺牲层由介电材料制成。
在上述方法中，还包括，在形成所述第一牺牲层之前，形成所述鳍式场效应晶体管的金属栅极结构。
在上述方法中，还包括，在形成所述第一牺牲层之后，形成所述鳍式场效应晶体管的金属栅极结构。
根据本发明的另一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在第一鳍式场效应晶体管结构的第一源极/漏极结构、第二鳍式场效应晶体管结构的第二源极/漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极/漏极结构设置为邻近所述第二源极/漏极结构，所述第一鳍式场效应晶体管结构和所述第二鳍式场效应晶体管结构均包括栅极结构和在所述栅极结构的相对两侧上形成的侧壁间隔件；图案化所述第一牺牲层，从而在所述第一源极/漏极结构和所述第二源极/漏极结构之间形成开口；在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述第一源极/漏极结构上方形成第一接触开口并且在所述第二源极/漏极结构上方形成第二接触开口；以及在所述第一接触开口中形成第一导电层并且在所述第二接触开口中形成第二导电层；其中，所述第一牺牲层由与所述隔离绝缘层、所述介电层和所述侧壁间隔件的不同的材料制成。
在上述方法中，所述第一牺牲层由IV族元素或化合物材料制成。
在上述方法中，所述第一牺牲层由非晶Si或多晶Si制成。
在上述方法中，还包括，在形成所述介电层之前，在所述开口的底部中的所述隔离绝缘层上和在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层。
在上述方法中，所述第一衬垫层由与所述隔离绝缘层、所述介电层和所述侧壁间隔件不同的材料制成。
在上述方法中，所述第一衬垫层由一层或多层氮化硅基介电材料制成。
在上述方法中，所述第一导电层和所述第二导电层均直接形成在所述隔离绝缘层上。
在上述方法中，在形成所述第一牺牲层之前，在所述第一源极/漏极结构和所述第二源极/漏极结构以及所述隔离绝缘层上方形成第二衬垫层，以及在去除所述第一牺牲层之后，去除覆盖所述第一源极/漏极结构和所述第二源极/漏极结构的上部的所述第二衬垫层。
在上述方法中，在形成所述介电层之前，所述第二衬垫层保留在所述开口的底部处。
根据本发明的又一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：第一鳍式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极/漏极结构以及与所述第一源极/漏极结构接触的第一源极/漏极接触件；第二鳍式场效应晶体管，设置为邻近所述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构、第二源极/漏极结构以及与所述第二源极/漏极结构接触的第二源极/漏极接触件；以及介电层，将所述第一源极/漏极结构和所述第二源极/漏极结构分隔开；以及衬垫层，由与所述介电层不同的介电材料制成，设置在所述介电层和所述第一源极/漏极接触件之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：
在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；
图案化所述第一牺牲层，从而形成开口；
在所述开口的底部中的所述隔离绝缘层上和在图案化的第一牺牲层的至少侧面上形成第一衬垫层；
在形成所述第一衬垫层之后，在所述开口中形成介电层；
在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述源极/漏极结构上方形成接触开口；以及
在所述接触开口中形成导电层。
2.根据权利要求1所述的方法，其中，所述第一衬垫层由一层或多层氮化硅基介电材料制成。
3.根据权利要求1所述的方法，其中，所述第一牺牲层由IV族元素或化合物材料制成。
4.根据权利要求1所述的方法，其中，所述第一牺牲层是Si1-xGex，其中，0≤x≤0.4。
5.根据权利要求1所述的方法，其中：
在形成所述第一牺牲层之前，在所述源极/漏极结构和所述隔离绝缘层上方形成第二衬垫层，以及
在去除所述第一牺牲层之后，去除覆盖所述源极/漏极结构的上部的第二衬垫层。
6.根据权利要求1所述的方法，还包括，在形成所述第一牺牲层之前：
在所述源极/漏极结构和所述隔离绝缘层上方形成第二牺牲层；以及
至少部分地去除所述第二牺牲层，从而在所述源极/漏极结构上方形成开口。
7.根据权利要求6所述的方法，其中，所述第二牺牲层由与所述第一牺牲层不同的材料制成。
8.根据权利要求6所述的方法，其中，所述第二牺牲层由介电材料制成。
9.根据权利要求1所述的方法，还包括，在形成所述第一牺牲层之前，形成所述鳍式场效应晶体管的金属栅极结构。
10.根据权利要求1所述的方法，还包括，在形成所述第一牺牲层之后，形成所述鳍式场效应晶体管的金属栅极结构。
11.一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：
在第一鳍式场效应晶体管结构的第一源极/漏极结构、第二鳍式场效应晶体管结构的第二源极/漏极结构和隔离绝缘层上方形成第一牺牲层，所述第一源极/漏极结构设置为邻近所述第二源极/漏极结构，所述第一鳍式场效应晶体管结构和所述第二鳍式场效应晶体管结构均包括栅极结构和在所述栅极结构的相对两侧上形成的侧壁间隔件；
图案化所述第一牺牲层，从而在所述第一源极/漏极结构和所述第二源极/漏极结构之间形成开口；
在所述开口中形成介电层；
在形成所述介电层之后，去除图案化的所述第一牺牲层，从而在所述第一源极/漏极结构上方形成第一接触开口并且在所述第二源极/漏极结构上方形成第二接触开口；以及
在所述第一接触开口中形成第一导电层并且在所述第二接触开口中形成第二导电层；
其中，所述第一牺牲层由与所述隔离绝缘层、所述介电层和所述侧壁间隔件的不同的材料制成。
12.根据权利要求11所述的方法，其中，所述第一牺牲层由IV族元素或化合物材料制成。
13.根据权利要求11所述的方法，其中，所述第一牺牲层由非晶Si或多晶Si制成。
14.根据权利要求11所述的方法，还包括，在形成所述介电层之前，在所述开口的底部中的所述隔离绝缘层上和在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层。
15.根据权利要求14所述的方法，其中，所述第一衬垫层由与所述隔离绝缘层、所述介电层和所述侧壁间隔件不同的材料制成。
16.根据权利要求15所述的方法，其中，所述第一衬垫层由一层或多层氮化硅基介电材料制成。
17.根据权利要求11所述的方法，其中，所述第一导电层和所述第二导电层均直接形成在所述隔离绝缘层上。
18.根据权利要求11所述的方法，其中：
在形成所述第一牺牲层之前，在所述第一源极/漏极结构和所述第二源极/漏极结构以及所述隔离绝缘层上方形成第二衬垫层，以及
在去除所述第一牺牲层之后，去除覆盖所述第一源极/漏极结构和所述第二源极/漏极结构的上部的所述第二衬垫层。
19.根据权利要求18所述的方法，其中，在形成所述介电层之前，所述第二衬垫层保留在所述开口的底部处。
20.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：
第一鳍式场效应晶体管，包括在第一方向上延伸的第一鳍结构、第一源极/漏极结构以及与所述第一源极/漏极结构接触的第一源极/漏极接触件；
第二鳍式场效应晶体管，设置为邻近所述第一鳍式场效应晶体管并且包括在所述第一方向上延伸的第二鳍结构、第二源极/漏极结构以及与所述第二源极/漏极结构接触的第二源极/漏极接触件；以及
介电层，在与所述第一方向垂直的第二方向上将所述第一源极/漏极结构和所述第二源极/漏极结构分隔开，并且在所述第一方向上，所述介电层设置在栅极结构之间，而不设置在源极/漏极结构之间；以及
衬垫层，由与所述介电层不同的介电材料制成，设置在所述介电层和所述第一源极/漏极接触件之间。
CN201710906480.1A 2016-12-14 2017-09-29 半导体器件及其制造方法 Active CN108231888B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434135P 2016-12-14 2016-12-14
US62/434,135 2016-12-14
US15/620,063 US10037912B2 (en) 2016-12-14 2017-06-12 Semiconductor device and method of manufacturing the same
US15/620,063 2017-06-12

Publications (2)

Publication Number Publication Date
CN108231888A CN108231888A (zh) 2018-06-29
CN108231888B true CN108231888B (zh) 2020-12-22

Family

ID=62490318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710906480.1A Active CN108231888B (zh) 2016-12-14 2017-09-29 半导体器件及其制造方法

Country Status (5)

Country Link
US (5) US10037912B2 (zh)
KR (1) KR101978046B1 (zh)
CN (1) CN108231888B (zh)
DE (1) DE102017114973B4 (zh)
TW (1) TWI655679B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016105377A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Apparatus and methods of forming fin structures with sidewall liner
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10943834B2 (en) * 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
CN109300845A (zh) * 2017-07-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10460993B2 (en) * 2017-11-30 2019-10-29 Intel Corporation Fin cut and fin trim isolation for advanced integrated circuit structure fabrication
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors
KR102595606B1 (ko) 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
CN111211088B (zh) * 2018-11-21 2023-04-25 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same
US11211243B2 (en) 2018-11-21 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of filling gaps with carbon and nitrogen doped film
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
US11101365B2 (en) 2019-01-31 2021-08-24 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device and semiconductor device fabricated by the same
US11557650B2 (en) 2019-04-23 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102355231B1 (ko) * 2019-04-23 2022-01-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
US11233140B2 (en) 2019-04-23 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11393713B2 (en) 2019-04-23 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method therefore
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11289330B2 (en) * 2019-09-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator (SOI) substrate and method for forming
US11171143B2 (en) * 2019-10-01 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with dielectric fin in memory cell and method for forming the same
US20210233764A1 (en) * 2020-01-28 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Forming Thereof
US11532711B2 (en) * 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11355399B2 (en) 2020-05-19 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gap patterning for metal-to-source/drain plugs in a semiconductor device
US11557510B2 (en) * 2020-07-30 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including backside power rails
EP3989273A1 (en) * 2020-10-20 2022-04-27 Imec VZW A method for forming a semiconductor device and a semiconductor device
US20220238697A1 (en) * 2021-01-28 2022-07-28 Taiwan Semiconductor Manfacturing Co., Ltd. Reducing K Values of Dielectric Films Through Anneal
US11901219B2 (en) * 2021-08-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor device structures
US20230317788A1 (en) * 2022-03-31 2023-10-05 Intel Corporation Integrated circuit structures with full-wrap contact structure
WO2023225155A1 (en) * 2022-05-20 2023-11-23 Tokyo Electron Limited Sequential complimentary fet incorporating backside power distribution network through wafer bonding prior to formation of active devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
US7544980B2 (en) * 2006-01-27 2009-06-09 Freescale Semiconductor, Inc. Split gate memory cell in a FinFET
JP2009054683A (ja) 2007-08-24 2009-03-12 Panasonic Corp 半導体装置およびその製造方法
KR100935771B1 (ko) 2007-11-28 2010-01-06 주식회사 동부하이텍 이미지 센서 및 그 제조방법
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
DE102010029527B4 (de) * 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8629511B2 (en) * 2012-05-15 2014-01-14 International Business Machines Corporation Mask free protection of work function material portions in wide replacement gate electrodes
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
JP2015015388A (ja) * 2013-07-05 2015-01-22 ソニー株式会社 半導体装置
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9583351B2 (en) * 2013-11-19 2017-02-28 Globalfoundries Inc. Inverted contact
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9391171B2 (en) * 2014-01-24 2016-07-12 International Business Machines Corporation Fin field effect transistor including a strained epitaxial semiconductor shell
US9177805B2 (en) * 2014-01-28 2015-11-03 GlobalFoundries, Inc. Integrated circuits with metal-insulator-semiconductor (MIS) contact structures and methods for fabricating same
US9293462B2 (en) * 2014-01-29 2016-03-22 GlobalFoundries, Inc. Integrated circuits with dual silicide contacts and methods for fabricating same
US9627245B2 (en) * 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9257558B2 (en) 2014-07-10 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with gate oxide layer
US9362285B2 (en) * 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US9324820B1 (en) * 2014-10-28 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor structure with metallic layer over source/drain structure
US9508858B2 (en) * 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
KR102235578B1 (ko) * 2014-11-19 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102224386B1 (ko) 2014-12-18 2021-03-08 삼성전자주식회사 집적 회로 장치의 제조 방법
US9685555B2 (en) * 2014-12-29 2017-06-20 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
EP3171409B1 (en) * 2015-11-18 2020-12-30 IMEC vzw Method for forming a field effect transistor device having an electrical contact
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9553093B1 (en) * 2015-12-11 2017-01-24 International Business Machines Corporation Spacer for dual epi CMOS devices
US9899378B2 (en) * 2015-12-14 2018-02-20 International Business Machines Corporation Simultaneously fabricating a high voltage transistor and a finFET
US10164032B2 (en) * 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US10008497B2 (en) 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US10818543B2 (en) 2018-07-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact spacers and methods of forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227202A (zh) * 2012-01-31 2013-07-31 台湾积体电路制造股份有限公司 FinFET体接触件及其制造方法

Also Published As

Publication number Publication date
US10727110B2 (en) 2020-07-28
US11189522B2 (en) 2021-11-30
US20200035547A1 (en) 2020-01-30
KR101978046B1 (ko) 2019-05-13
TW201830496A (zh) 2018-08-16
CN108231888A (zh) 2018-06-29
KR20180068844A (ko) 2018-06-22
US10037912B2 (en) 2018-07-31
DE102017114973A1 (de) 2018-08-16
US20200035548A1 (en) 2020-01-30
US10483157B2 (en) 2019-11-19
TWI655679B (zh) 2019-04-01
US20200357684A1 (en) 2020-11-12
US20180337088A1 (en) 2018-11-22
US10867841B2 (en) 2020-12-15
US20180166327A1 (en) 2018-06-14
DE102017114973B4 (de) 2022-11-10

Similar Documents

Publication Publication Date Title
CN108231888B (zh) 半导体器件及其制造方法
CN108122846B (zh) 包括鳍式场效应晶体管的半导体器件及其形成方法
US20210272952A1 (en) A method of manufacturing a semiconductor device and a semiconductor device
US11251087B2 (en) Semiconductor device including a Fin-FET and method of manufacturing the same
CN109860275B (zh) 半导体器件及其制造方法
US11335562B2 (en) Self-aligned contact and manufacturing method thereof
US11211492B2 (en) Method of manufacturing semiconductor devices having a SiGe epitaxtial layer containing Ga

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant