CN109300845A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN109300845A
CN109300845A CN201710611846.2A CN201710611846A CN109300845A CN 109300845 A CN109300845 A CN 109300845A CN 201710611846 A CN201710611846 A CN 201710611846A CN 109300845 A CN109300845 A CN 109300845A
Authority
CN
China
Prior art keywords
layer
fin
epitaxial layer
epitaxial
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710611846.2A
Other languages
English (en)
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710611846.2A priority Critical patent/CN109300845A/zh
Priority to US16/044,272 priority patent/US10686078B2/en
Publication of CN109300845A publication Critical patent/CN109300845A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

本发明提供一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底上具有第一鳍部；形成覆盖所述第一鳍部侧壁的第一阻挡层；在所述第一阻挡层之间的第一鳍部中形成第一凹槽，所述第一阻挡层围成所述第一凹槽的部分侧壁；在所述第一凹槽中形成第一内层外延层。所述第一阻挡层能够限制所述第一内层外延层沿垂直于所述第一鳍部侧壁方向上的尺寸，使所述第一内侧外延层仅沿鳍部高度方向上生长。因此，所述形成方法能够减小第一内外延层沿第一鳍部宽度方向上的尺寸，且通过增加所述第一内层外延层沿鳍部高度方向上的尺寸，能够使所述第一内层外延层的体积不至于过小而影响第一内层外延层对第一鳍部施加的应力。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。随着晶体管尺寸的减小，芯片上的半导体器件的数量也随之增加，半导体器件之间的间距逐渐缩小。
外延生长是指在单晶衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层。外延生长工艺是半导体工艺中的基本技术，在形成单晶体的过程中具有重要应用。外延生长工艺在形成二极管的正负电极，MOS晶体管的源漏掺杂层等工艺中具有广泛应用。
然而，现有技术通过外延生长工艺形成的半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成的半导体结构的性能。
为解决上述问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有第一鳍部；形成覆盖所述第一鳍部侧壁的第一阻挡层；在所述第一阻挡层之间的第一鳍部中形成第一凹槽，所述第一阻挡层和所述第一鳍部围成所述第一凹槽；在所述第一凹槽中形成第一内层外延层。
可选的，所述第一阻挡层的材料包括：氧化硅、氮化硅或氮氧化硅。
可选的，形成所述第一阻挡层的步骤包括：在所述第一鳍部顶部和侧壁表面形成第一初始阻挡层；去除所述第一鳍部顶部上的第一初始阻挡层。
可选的，去除所述第一鳍部顶部上的第一初始阻挡层的工艺包括各向异性干法刻蚀工艺；形成第一初始阻挡层的工艺包括化学气相沉积工艺或原子层沉积工艺。
可选的，形成所述第一内层外延层之后，还包括：去除所述第一阻挡层。
可选的，去除所述第一阻挡层之后，还包括：在所述第一内层外延层表面形成第一外层外延层。
可选的，形成所述第一内层外延层的工艺包括外延生长工艺；形成所述第一外层外延层的工艺包括外延生长工艺。
可选的，当所述第一内层外延层和第一外层外延层用于形成PMOS晶体管的源漏时，所述第一内层外延层的材料为硅或硅锗，所述第一外层外延层的材料为硅或硅锗；当所述第一内层外延层和第一外层外延层用于形成NMOS晶体管的源漏时，所述第一内层外延层的材料为碳化硅或硅，所述第一外层外延层的材料为碳化硅或硅。
可选的，所述第一内层外延层的高度为200埃～400埃；所述第一外层外延层的厚度为50埃～150埃，所述第一外层外延层的厚度为第一外层外延层在沿垂直于所述内层外延层表面方向上的尺寸。
可选的，所述第一阻挡层的厚度为25埃～60埃。
可选的，所述衬底上还具有第二鳍部，所述第二鳍部与第一鳍部相邻；所述形成方法还包括：在所述第二鳍部中形成第二外延层，所述第二外延层与所述第一内层外延层相邻。
可选的，所述第二外延层包括：位于所述第二鳍部中的第二内层外延层；形成覆盖所述第二鳍部侧壁的第二阻挡层；形成所述第二外延层的步骤包括：在所述第二阻挡层之间的第二鳍部中形成第二凹槽，所述第二阻挡层围成所述第二凹槽的部分侧壁；在所述第二凹槽中形成第二内层外延层。
可选的，所述第二外延层还包括：位于所述第二内层外延层表面的第二外层外延层；形成所述第二外延层的步骤还包括：形成所述第二内层外延层之后，去除所述第二阻挡层；去除所述第二阻挡层之后，在所述第二内层外延层表面形成第二外层外延层。
可选的，所述第二阻挡层的材料为氮化硅、氮氧化硅或氧化硅。
可选的，所述第二外延层的材料与所述第一内层外延层的材料不相同；形成所述第一凹槽之前，所述形成方法还包括：在所述第二鳍部侧壁和顶部表面形成第一掩膜层；形成所述第一掩膜层和第一阻挡层的步骤包括：在所述第一鳍部和第二鳍部侧壁和顶部表面形成第一初始阻挡层；去除所述第一鳍部顶部的第一初始阻挡层，形成覆盖所述第一鳍部侧壁的第一阻挡层，以及覆盖所述第二鳍部顶部和侧壁的第一掩膜层；形成所述第一内层外延层之后，形成所述第二外延层；形成所述第二外延层之前，还包括：去除所述第一掩膜层；形成覆盖所述第一内层外延层和所述第一鳍部表面的第二掩膜层。
可选的，形成所述第二外延层之前，还包括：形成横跨所述第二鳍部的第二栅极结构，所述第二栅极结构覆盖所述第二鳍部部分侧壁和顶部表面；所述第二外延层位于所述第二栅极结构两侧的第二鳍部中。
可选的，形成所述第一内层外延层之前，还包括：形成横跨所述第一鳍部的第一栅极结构，所述第一栅极结构覆盖所述第一鳍部部分侧壁和顶部表面，所述第一凹槽分别位于所述第一栅极结构两侧的第一鳍部中。
相应的，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底上具有第一鳍部；位于所述第一鳍部中的第一凹槽，所述第一凹槽在沿所述第一鳍部宽度方向上贯穿所述第一鳍部；位于所述第一凹槽中的第一内层外延层，所述第一内层外延层沿第一鳍部宽度方向上的尺寸小于或等于所述第一鳍部的宽度。
可选的，还包括：位于所述第一内层外延层侧壁表面的第一阻挡层，所述第一阻挡层与所述第一鳍部围成所述第一凹槽。
可选的，还包括：位于所述第一内层外延层表面的第二外层外延层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，形成所述第一内层外延层之前，形成覆盖所述第一鳍部侧壁的第一阻挡层。所述第一内层外延层形成于第一阻挡层之间的第一凹槽中。在形成所述第一内层外延层的过程中，由于所述第一阻挡层的限制，所述第一内层外延层仅沿所述第一鳍部的高度方向生长。所述形成方法使所述第一内层外延层能够对第一鳍部提供较大的应力的同时，使所述第一内层外延层沿第一鳍部宽度方向上的尺寸较小，从而能够防止第一内层外延层与衬底上的其他器件接触，从而能够减小所形成半导体结构的漏电。
进一步，所述形成方法还包括：在所述第一内层外延层表面形成第一外层外延层，所述第一内层外延层与第一外层外延层构成第一外延层。由于所述第一内层外延层受所述第一阻挡层的限制，所述第一内层外延层沿第一鳍部宽度方向上的尺寸较小，所述第一内层外延层与第一外层外延层的在沿第一鳍部宽度方向上的尺寸之和也较小，从而能够抑制所述第一外层外延层与所述衬底上的其他器件接触。另外，在所述第一外层外延层不与所述衬底上的其他器件接触的条件下，所述第一外层外延层能够尽量增加第一外延层的尺寸，从而增加第一外延层对第一鳍部施加的应力，进而增加所述第一鳍部中载流子的迁移速率。
附图说明
图1是一种半导体结构的形成方法的结构示意图；
图2至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术形成的半导体结构存在诸多问题，例如：所形成的半导体结构性能较差。
现结合一种半导体结构的形成方法，分析所述形成方法形成的半导体结构性能较差的原因：
图1是一种半导体结构的形成方法的结构示意图。
请参考图1，提供衬底100，所述衬底100包括相邻的第一区A和第二区B，所述第一区A衬底100和第二区B衬底100上分别具有鳍部101；在所述第一区A和第二区B衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁；通过第一外延生长工艺在所述第一区A鳍部101中形成第一外延层111；通过第二外延生长工艺在所述第二区B鳍部101中形成第二外延层112。
其中，为了增加所形成半导体结构的集成度，所述第一区A鳍部101与相邻的第二区B鳍部101之间的间距较小；另外为了保证所述第一外延层111和第二外延层112能够为晶体管沟道提供足够的应力，所述第一外延层111和第二外延层112的尺寸不能过小。因此，形成所述第一外延层111和第二外延层112之后，所述第一外延层111和第二外延层112之间的间距过小或相互接触，导致第一外延层111与第二外延层112之间的漏电流较大，从而容易影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有第一鳍部；形成覆盖所述第一鳍部侧壁的第一阻挡层；在所述第一阻挡层之间的第一鳍部中形成第一凹槽，所述第一阻挡层和第一区域围成所述第一凹槽；在所述第一凹槽中形成第一内层外延层。所述第一阻挡层能够限制所述第一内层外延层沿垂直于所述第一鳍部侧壁方向上的尺寸，使所述第一内侧外延层仅沿鳍部高度方向上生长。因此，所述形成方法能够减小第一内外延层沿第一鳍部宽度方向上的尺寸，且通过增加所述第一内层外延层沿鳍部高度方向上的尺寸，能够使所述第一内层外延层的体积不至于过小而影响第一内层外延层对第一鳍部施加的应力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供衬底200，所述衬底200上具有第一鳍部201。
本实施例中，所述衬底200上还具有第二鳍部202，所述第二鳍部202与所述第一鳍部201相邻。
所述衬底200包括相邻的第一区域I和第二区域II，所述第一鳍部201位于所述第一区域I衬底200上；所述第二鳍部202位于所述第二区域II衬底200上。
所述第一区域I用于形成第一半导体器件；所述第二区域II用于形成第二半导体器件。
本实施例中，所述第一半导体器件为MOS晶体管。在其他实施例中，所述第一半导体器件为二极管或三极管。
本实施例中，所述第二半导体器件为MOS晶体管，在其他实施例中，所述第二半导体器件为二极管、三极管或电阻等半导体器件。
本实施例中，所述衬底200、第一鳍部201和第二鳍部202的材料为硅、硅锗或锗。
所述形成方法还包括：在所述衬底200上形成隔离结构204，所述隔离结构204覆盖所述第一鳍部201和第二鳍部202部分侧壁，所述隔离结构204表面低于所述第一鳍部201和第二鳍部202顶部表面。
本实施例中，所述隔离结构204的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
请参考图3，在所述第一鳍部201和第二鳍部202顶部和侧壁表面形成氧化层203。
所述氧化层203用于改善后续形成的第一栅极结构与第一鳍部201之间，以及第二栅极结构与第二鳍部202之间的界面态，改善所形成半导体结构的性能。
所述氧化层203的材料为氧化硅。
形成所述氧化层203的工艺包括化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺或热氧化工艺。
结合参考图4，图4是图3沿切割线1-2的剖面图的后续步骤示意图，形成横跨所述第一鳍部201的第一栅极结构210，所述第一栅极结构210覆盖所述第一鳍部201部分侧壁和部分顶部表面；形成横跨所述第二鳍部202的第二栅极结构，所述第二栅极结构覆盖所述第二鳍部202部分侧壁和部分顶部表面。
所述第一栅极结构210位于所述第一区域201氧化层203上，所述第二栅极结构位于所述第二区域II氧化层203上。
所述第一栅极结构210包括：位于所述第一区域I氧化层203上的第一栅极，所述第一栅极覆盖所述第一鳍部201部分侧壁和部分顶部表面；位于所述第一栅极上的第一掩膜层；位于所述第一栅极和第一掩膜层侧壁表面的第一侧墙。
所述第二栅极结构包括：位于所述第二区域II氧化层203上的第二栅极，所述第二栅极覆盖所述第二鳍部202部分侧壁和部分顶部表面；位于所述第二栅极上的第二掩膜层；位于所述第二栅极和第二掩膜层侧壁表面的第二侧墙。
所述第一栅极和第二栅极的材料为多晶硅、多晶锗或多晶硅锗。
所述第一侧墙和第二侧墙的材料为氮化硅或氮氧化硅。
所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。
需要说明的是，在其他实施例中，所述第一区域用于形成二极管或三极管，所述形成方法不包括形成第一栅极结构的步骤。所述第二区域用于形成二极管或三极管，所述形成方法不包括形成第二栅极结构的步骤。
在所述第一鳍部201中形成第一外延层；在所述第二鳍部202中形成第二外延层。
本实施例中，所述第一外延层包括位于所述第一鳍部201中的第一内层外延层；位于所述第一内层外延层表面的第一外层外延层。所述第二外延层包括位于所述第二鳍部202中的第二内层外延层；位于所述第二内层外延层表面的第二外层外延层。具体的，形成所述第一外延层和第二外延层的步骤如图5至图11所示。
后续形成覆盖所述第一鳍部201侧壁的第一阻挡层；形成覆盖所述第二鳍部202侧壁的第二阻挡层。
本实施例中，形成所述第一阻挡层和第二阻挡层的步骤如图5至图7所示。
请参考图5和图6，图6是图5沿切割线3-4的剖面图，形成覆盖所述第一鳍部201侧壁和顶部的第一初始阻挡层261；形成覆盖所述第二鳍部202侧壁和顶部的第二初始阻挡层262。
所述第一初始阻挡层261用于后续形成第一阻挡层；所述第二初始阻挡层262用于后续形成第二阻挡层。
本实施例中，所述第一初始阻挡层261和第二初始阻挡层262的材料相同。在其他实施例中，所述第一初始阻挡层和第二初始阻挡层的材料还可以不相同。
所述第一初始阻挡层261的材料为氧化硅、氮化硅或氮氧化硅。所述第二初始阻挡层262的材料为氧化硅、氮化硅或氮氧化硅。
本实施例中，通过同一工艺形成所述第一初始阻挡层261和第二初始阻挡层262。
形成所述第一初始阻挡层261和第二初始阻挡层262的工艺包括：化学气相沉积工艺或物理气相沉积工艺。
如果所述第一初始阻挡层261的厚度过小，不利于后续限制第一内层外延层的横向生长；如果所述第一初始阻挡层261的厚度过大，容易产生材料浪费。具体的，所述第一初始阻挡层261的厚度为50埃～200埃。
如果所述第二初始阻挡层262的厚度过小，不利于后续限制第二内层外延层的横向生长；如果所述第二初始阻挡层262的厚度过大，容易产生材料浪费。具体的，所述第二初始阻挡层262的厚度为50埃～200埃。
本实施例中，形成所述第一栅极结构210之后，形成所述第一初始阻挡层261；形成所述第二栅极结构之后，形成所述第二初始阻挡层262。所述第一初始阻挡层还覆盖所述第一栅极结构210侧壁和顶部；所述第二初始阻挡层还覆盖所述第二栅极结构侧壁和顶部。
请参考图7，图7是在图6基础上的后续步骤示意图，去除所述第一鳍部201顶部上的第一初始阻挡层261(如图6所述)，形成第一阻挡层221；去除所述第二鳍部202顶部上的第二初始阻挡层262(如图6所示)，形成第二阻挡层222。
所述第一阻挡层221用于限制后续第一内层外延层的横向生长，使第一内层外延层仅沿第一鳍部高度方向生长。因此，所述形成方法能够使后续第一内层外延层沿第一鳍部201宽度方向上的尺寸较小，从而能够防止第一内层外延层与衬底200上的其他器件接触，从而能够减小所形成半导体结构的漏电。综上，所述形成方法能够改善所形成的半导体结构性能。
所述第二阻挡层222用于限制后续第二内层外延层的横向生长，使所述第二内层外延层仅沿所述第二鳍部202高度方向生长。因此，所述形成方法能够使后续第二内层外延层沿第二鳍部202宽度方向上的尺寸较小，从而能够防止第二内层外延层与衬底200上的其他器件接触，从而能够减小所形成半导体结构的漏电。综上，所述形成方法能够改善所形成的半导体结构性能。
本实施例中，去除所述第一鳍部201顶部上的第一初始阻挡层261和第二鳍部202上的第二初始阻挡层262的工艺包括各向异性干法刻蚀工艺。
请参考图8，在所述第一阻挡层221之间的第一鳍部201中形成第一凹槽231，所述第一阻挡层221和第一鳍部201围成所述第一凹槽231；在所述第二阻挡层222之间的第二鳍部202中形成第二凹槽232，所述第二阻挡层222和第二鳍部202围成所述第二凹槽232。
所述第一凹槽231用于后续容纳第一内层外延层；所述第二凹槽232用于后续容纳第二内层外延层。
本实施例中，形成所述第一凹槽231和第二凹槽232的步骤包括：以所述第一栅极结构210和第二栅极结构为掩膜，对所述第一鳍部201和第二鳍部202进行刻蚀，在所述第一栅极结构210两侧的第一鳍部201中形成第一凹槽231，在所述第二栅极结构两侧的第二鳍部202中形成第二凹槽232。
对所述第一鳍部201和第二鳍部202进行刻蚀的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合。
请参考图9，在所述第一凹槽231(见图8)中形成第一内层外延层241；在所述第二凹槽232(见图8)中形成第二内层外延层242。
所述第一内层外延层241用于后续形成第一半导体器件的源区和漏区；所述第二内层外延层242用于后续形成第二半导体器件的源区和漏区。
需要说明的是，在形成所述第一内层外延层241的过程中，由于所述第一阻挡层221的限制，所述第一内层外延层241不容易沿所述第一鳍部201宽度方向生长，从而使得所述第一内层外延层241在沿所述第一鳍部201宽度方向上的尺寸较小。所述第一内层外延层241在沿所述第一鳍部201宽度方向上的尺寸较小，则第一外延层在沿所述第一鳍部201宽度方向上的尺寸较小，进而不容易与第二外延层接触。
在形成所述第二内层外延层242的过程中，由于所述第二阻挡层222的限制，所述第二内层外延层242不容易沿第二鳍部202宽度方向生长，从而使得所述第二内层外延层242在沿所述第二鳍部202宽度方向上的尺寸较小。所述第二内层外延层242在沿所述第二鳍部202宽度方向上的尺寸较小，则第二外延层在沿所述第二鳍部202宽度方向上的尺寸较小，进而不容易与第一外延层接触。
本实施例中，所述第一半导体器件与第二半导体器件均为MOS晶体管，且所述第一半导体器件与第二半导体器件的类型相同，且所述第一内层外延层241和第二内层外延层242的材料相同。
具体的，所述第一半导体器件与第二半导体器件均为PMOS晶体管时，所述第一内层外延层241和第二内层外延层242的材料为硅锗；当所述第一半导体器件与第二半导体器件均为NMOS晶体管时，所述第一内层外延层241和第二内层外延层242的材料为碳化硅。
形成所述第一内层外延层241和第二内层外延层242的工艺包括外延生长工艺，且在所述外延生长工艺过程中，在所述第一内层外延层241和第二内层外延层242中掺入第一掺杂源。在其他实施例中，在所述外延生长工艺之后，对所述第一内层外延层和第二内层外延层进行离子注入，在所述第一内层外延层和第二内层外延层中掺入第一掺杂源。
当所述第一半导体器件与第二半导体器件均为PMOS晶体管时，所述第一掺杂源为硼；当所述第一半导体器件与第二半导体器件均为NMOS晶体管时，所述第一掺杂源为磷或砷。
所述第一内层外延层241沿垂直于所述衬底200表面方向上的尺寸为所述第一内层外延层241的高度；所述第一内层外延层241沿垂直于所述第一鳍部201侧壁方向上的尺寸为所述第一内层外延层241的宽度；所述第二内层外延层242沿垂直于所述衬底200表面方向上的尺寸为所述第二内层外延层242的高度；所述第二内层外延层242沿垂直于所述第二鳍部202侧壁方向上的尺寸为所述第二内层外延层242的宽度。
需要说明的是，由于受第一阻挡层221的限制，所述第一内层外延层241在沿所述第一鳍部201宽度方向上不容易生长。通过增加所述第一内层外延层241的高度，可以使在保证第一外延层体积的情况下，使第一外延层沿所述第一鳍部201宽度方向的尺寸较小。因此，所述形成方法能够在保证第一外延层能够为第一鳍部201提供足够应力的情况小，使第一外延层不容易与第二外延层接触，进而减小半导体结构的漏电。
由于受第二阻挡层222的限制，所述第二内层外延层242在沿所述第二鳍部202侧壁方向上不容易生长。通过增加所述第二内层外延层242的高度，可以使在保证第二外延层体积的情况下，使第二外延层在沿所述第二鳍部202宽度方向上的尺寸较小。因此，所述形成方法能够在保证第二外延层能够为第二鳍部202提供足够应力的情况小，使第二外延层不容易与第一外延层接触，进而减小半导体结构的漏电。
形成所述第一内层外延层241和第二内层外延层242的工艺包括外延生长工艺。
如果所述第一内层外延层241的高度过小，容易使所述第一内层外延层241为第一半导体器件的沟道提供的应力过小，从而不利于增加沟道载流子的迁移速率；如果所述第一内层外延层241的高度过大，随第一内层外延层241高度的增加，所述第一内层外延层241为第一鳍部201提供的应力增加不明显，且容易增加工艺难度。具体的，所述第一内层外延层241的高度为200埃～400埃。
所述第一内层外延层241的宽度受到所述第一阻挡层221的限制，从而使所述第一内层外延层241的宽度与所述第一鳍部201的宽度相等。
如果所述第二内层外延层242的高度过小，容易使所述第二内层外延层242为第二半导体器件的沟道提供的应力过小，从而不利于增加第二半导体器件沟道载流子的迁移速率；如果所述第二内层外延层242的高度过大，随第二内层外延层242高度的增加，所述第二内层外延层242为第二鳍部202提供的应力增加不明显，且容易增加工艺难度。具体的，所述第二内层外延层242的高度为200埃～400埃。
所述第二内层外延层242的宽度受到所述第二阻挡层222的限制，从而使所述第二内层外延层242的宽度与所述第二鳍部202的宽度相等。
请参考图10，形成所述第一内层外延层241之后，去除所述第一阻挡层221(见图9)；形成所述第二内层外延层242之后，去除所述第二阻挡层222(见图9)。
去除所述第一阻挡层221暴露出所述第一内层外延层241侧壁，后续能够在所述第一内层外延层241侧壁表面形成第一外层外延层；去除所述第二阻挡层222暴露出所述第二内层外延层242侧壁，后续能够在所述第二内层外延层242侧壁表面形成第二外层外延层。
去除所述第一阻挡层221和第二阻挡层222的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
请参考图11，去除所述第一阻挡层221(如图9所示)之后，在所述第一内层外延层241表面形成第一外层外延层251；去除所述第二阻挡层222(如图9所示)之后，在所述第二内层外延层242表面形成第二外层外延层252。
所述第一内层外延层241和第一外层外延层251构成第一外延层；所述第二内层外延层242和第二外层外延层252构成第二外延层。所述第二外延层与所述第一外延层相邻。
所述第一外层外延层251能够增加第一外延层的尺寸，从而增加第一外延层对第一鳍部201施加的应力，改善所形成半导体结构的性能；所述第二外层外延层252能够增加第二外延层的尺寸，从而增加第二外延层对第二鳍部202施加的应力，改善所形成半导体结构的性能。
本实施例中，所述第一外延层分别用做所述第一半导体器件的源区和漏区；所述第二外延层分别用做所述第二半导体器件的源区或漏区。在其他实施例中，所述第一半导体器件为二极管，所述第一外延层分别用做二极管的正极或负极；所述第一半导体器件为三极管时，所述第一外延层分别用做三极管的基极、集电极或发射极。
本实施例中，所述第一外层外延层251的材料与所述第一内层外延层241的材料相同。具体的，所述第一半导体器件为PMOS晶体管时，所述第一外层外延层251的材料为硅锗；所述第一半导体器件为NMOS晶体管时，所述第一外层外延层251的材料为碳化硅。
在其他实施例中，所述第一外层外延层的材料与所述第一内层外延层的材料可以不相同。
本实施例中，所述第二外层外延层252的材料与所述第二内层外延层242的材料相同。具体的，当所述第二半导体器件为PMOS晶体管时，所述第二外层外延层252的材料为硅锗；当所述第二半导体器件为NMOS晶体管时，所述第二外层外延层252的材料为碳化硅。
在其他实施例中，所述第二外层外延层的材料与所述第二内层外延层的材料可以不相同。
第一外层外延层251的厚度为第一外层外延层251沿垂直于第一内层外延层241表面方向上的尺寸；第二外层外延层252的厚度为第二外层外延层252沿垂直于第二内层外延层242表面方向上的尺寸。
如果所述第一外层外延层251的厚度过大，容易导致所述第一外层外延层251与所述第二外层外延层252接触；如果所述第一外层外延层251的厚度过小，不利于增加第一外延层为第一半导体器件提供的应力，不利于提高载流子的迁移速率。具体的，本实施例中，所述第一外层外延层251的厚度为50埃～150埃。
如果所述第二外层外延层252的厚度过大，容易导致所述第二外层外延层252与所述第一外层外延层251接触；如果所述第二外层外延层252的厚度过小，不利于增加第二外延层为第二半导体器件提供的应力，不利于提高载流子的迁移速率。具体的，本实施例中，所述第二外层外延层252的厚度为50埃～150埃。
所述第一外层外延层251和第二外层外延层252中具有第二掺杂源。
本实施例中，通过同一工艺形成所述第一外层外延层251和第二外层外延层252。在其他实施例中，形成所述第一外层外延层之后，形成所述第二外层外延层；或者形成所述第二外层外延层之后，形成所述第一外层外延层。
形成所述第一外层外延层251和第二外层外延层252的工艺包括第二外延生长工艺。在所述第二外延生长过程中，对所述第一外层外延层251和第二外层外延层252进行原位掺杂，在所述第一外层外延层251和第二外层外延层252中掺入第二掺杂源。
在其他实施例中，还可以通过离子注入在所述第一外层外延层和第二外层外延层中掺入第二掺杂源。
所述第二掺杂源与第一掺杂源的导电类型相同。具体的，当所述第一半导体器件和第二半导体器件为PMOS晶体管时，所述第二掺杂源为硼。在其他实施例中，所述第一半导体器件和第二半导体器件为NMOS晶体管，所述第二掺杂源为磷或砷。
在其他实施例中，所述第一半导体器件和第二半导体器件的类型可以不相同。例如所述第一半导体器件为PMOS晶体管，所述第二半导体器件为NMOS晶体管；或者所述第一半导体器件为NMOS晶体管，所述第二半导体器件为PMOS晶体管。则所述第一外延层和第二外延层的材料不相同，所述第一外延层和第二外延层通过不同的工艺形成。
形成所述第一凹槽之前，所述形成方法还包括：在所述第二鳍部侧壁和顶部表面形成第一掩膜层。形成所述第一掩膜层和第一阻挡层的步骤包括：在所述第一鳍部和第二鳍部侧壁和顶部表面形成第一初始阻挡层；去除所述第一鳍部顶部的第一初始阻挡层，形成覆盖所述第一鳍部侧壁的第一阻挡层，以及覆盖所述第二鳍部顶部和侧壁的第一掩膜层。
形成所述第一外延层的步骤包括：以所述第一掩膜层和所述第一栅极结构为掩膜，对所述第一鳍部进行刻蚀，在第一阻挡层之间的第一鳍部中形成第一凹槽，所述第一阻挡层和所述第一鳍部围成所述第一凹槽；在所述第一凹槽中形成第一内层外延层；形成所述第一内层外延层之后，去除所述第一阻挡层；去除所述第一阻挡层之后，在所述第一内层外延层表面形成第一外层外延层。
形成所述第一外延层之后，形成所述第二外延层；形成所述第二外延层之前，还包括：去除所述第一掩膜层；形成覆盖在所述第一外延层和所述第一鳍部表面的第二掩膜层。
形成所述第二外延层的步骤包括：以所述第二掩膜层和第二栅极结构为掩膜对所述第二鳍部进行刻蚀，在所述第二阻挡层之间的第二鳍部中形成第二凹槽，所述第二阻挡层和第二鳍部围成所述第二凹槽；在所述第二凹槽中形成第二内层外延层；形成第二内层外延层之后，去除所述第二阻挡层；去除所述第二阻挡层之后，在所述第二内层外延层表面形成第二外层外延层。
还需要说明的是，本实施例中，所述第二外延层包括第二外层外延层252和第二内层外延层242。在其他实施例中，所述第二外延层可以仅包括一层，所述形成方法不包括形成所述第二阻挡层的步骤；形成所述第二外延层的步骤包括：在所述第二栅极结构两侧的第二鳍部中形成第二凹槽；在所述第二凹槽中形成第二外延层。
需要说明的是，本实施例中，所述第一外延层包括第一内层外延层241和第一外层外延层251。在其他实施例中，所述第一外延层仅包括第一内层外延层。所述形成方法不包括形成第一外层外延层的步骤。所述第一外延层仅包括第一内层外延层时，所述第一内层外延层侧壁表面可以具有所述第一阻挡层，则所述形成方法不包括去除所述第一阻挡层的步骤。所述第一外延层仅包括第一内层外延层时，所述第一内层外延层侧壁表面还可以不具有所述第一阻挡层，形成所述第一外延层的步骤包括去除所述第一阻挡层的步骤。
在其他实施例中，所述第二外延层仅包括第二内层外延层。所述形成方法不包括形成第二外层外延层的步骤。当所述第二外延层仅包括第二内层外延层时，所述第二内层外延层侧壁表面可以具有所述第二阻挡层，则所述形成方法不包括去除所述第二阻挡层的步骤。当所述第二外延层仅包括第二内层外延层时，所述第二内层外延层侧壁表面还可以不具有所述第二阻挡层，形成所述第二外延层的步骤包括去除所述第二阻挡层的步骤。
参考图11，本发明实施例还提供一种半导体结构包括：衬底200，所述衬底200上具有第一鳍部201；位于所述第一鳍部201中的第一凹槽，所述第一凹槽在沿所述第一鳍部201宽度方向上贯穿所述第一鳍部201；位于所述第一凹槽中的第一内层外延层241，所述第一内层外延层241沿第一鳍部201宽度方向上的尺寸小于或等于所述第一鳍部201的宽度。
本实施例中，所述衬底200上还具有第二鳍部202。所述半导体结构还包括：位于所述第二鳍部202中的第二凹槽；位于所述第二凹槽中的第二内层外延层242。
本实施例中，所述半导体结构还包括：位于所述第一内层外延层241表面的第一外层外延层251；位于所述第二内层外延层242表面的第二外层外延层252。
所述第一内层外延层241与所述第一外层外延层251构成第一外延层；所述第二内层外延层242和第二外层外延层252构成第二外延层。
在其他实施例中，所述半导体结构不包括所述第一外层外延层和第二外层外延层。当所述半导体结构不包括所述第一外层外延层和第二外层外延层时，所述半导体结构还包括：位于所述第一鳍部侧壁表面的第一阻挡层，所述第一阻挡层和第一鳍部围成所述第一凹槽；位于所述第二鳍部侧壁表面的第二阻挡层，所述第二阻挡层和第二鳍部围成所述第二凹槽。当所述半导体结构不包括所述第一外层外延层和第二外层外延层时，所述半导体结构还可以不包括所述第一阻挡层或第二阻挡层。
所述第一阻挡层和第二阻挡层的材料为氮化硅、氮氧化硅或氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有第一鳍部；
形成覆盖所述第一鳍部侧壁的第一阻挡层；
在所述第一阻挡层之间的第一鳍部中形成第一凹槽，所述第一阻挡层和所述第一鳍部围成所述第一凹槽；
在所述第一凹槽中形成第一内层外延层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的材料包括：氧化硅、氮化硅或氮氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层的步骤包括：在所述第一鳍部顶部和侧壁表面形成第一初始阻挡层；去除所述第一鳍部顶部上的第一初始阻挡层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述第一鳍部顶部上的第一初始阻挡层的工艺包括各向异性干法刻蚀工艺；形成第一初始阻挡层的工艺包括化学气相沉积工艺或原子层沉积工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一内层外延层之后，还包括：去除所述第一阻挡层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，去除所述第一阻挡层之后，还包括：在所述第一内层外延层表面形成第一外层外延层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第一内层外延层的工艺包括外延生长工艺；形成所述第一外层外延层的工艺包括外延生长工艺。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，当所述第一内层外延层和第一外层外延层用于形成PMOS晶体管的源漏时，所述第一内层外延层的材料为硅或硅锗，所述第一外层外延层的材料为硅或硅锗；当所述第一内层外延层和第一外层外延层用于形成NMOS晶体管的源漏时，所述第一内层外延层的材料为碳化硅或硅，所述第一外层外延层的材料为碳化硅或硅。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一内层外延层的高度为200埃～400埃；所述第一外层外延层的厚度为50埃～150埃，所述第一外层外延层的厚度为第一外层外延层在沿垂直于所述内层外延层表面方向上的尺寸。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的厚度为25埃～60埃。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底上还具有第二鳍部，所述第二鳍部与第一鳍部相邻；所述形成方法还包括：在所述第二鳍部中形成第二外延层，所述第二外延层与所述第一内层外延层相邻。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二外延层包括：位于所述第二鳍部中的第二内层外延层；
形成覆盖所述第二鳍部侧壁的第二阻挡层；
形成所述第二外延层的步骤包括：在所述第二阻挡层之间的第二鳍部中形成第二凹槽，所述第二阻挡层围成所述第二凹槽的部分侧壁；在所述第二凹槽中形成第二内层外延层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二外延层还包括：位于所述第二内层外延层表面的第二外层外延层；
形成所述第二外延层的步骤还包括：形成所述第二内层外延层之后，去除所述第二阻挡层；去除所述第二阻挡层之后，在所述第二内层外延层表面形成第二外层外延层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的材料为氮化硅、氮氧化硅或氧化硅。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二外延层的材料与所述第一内层外延层的材料不相同；形成所述第一凹槽之前，所述形成方法还包括：在所述第二鳍部侧壁和顶部表面形成第一掩膜层；
形成所述第一掩膜层和第一阻挡层的步骤包括：在所述第一鳍部和第二鳍部侧壁和顶部表面形成第一初始阻挡层；去除所述第一鳍部顶部的第一初始阻挡层，形成覆盖所述第一鳍部侧壁的第一阻挡层，以及覆盖所述第二鳍部顶部和侧壁的第一掩膜层；
形成所述第一内层外延层之后，形成所述第二外延层；形成所述第二外延层之前，还包括：去除所述第一掩膜层；形成覆盖所述第一内层外延层和所述第一鳍部表面的第二掩膜层。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第二外延层之前，还包括：形成横跨所述第二鳍部的第二栅极结构，所述第二栅极结构覆盖所述第二鳍部部分侧壁和顶部表面；所述第二外延层位于所述第二栅极结构两侧的第二鳍部中。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一内层外延层之前，还包括：形成横跨所述第一鳍部的第一栅极结构，所述第一栅极结构覆盖所述第一鳍部部分侧壁和顶部表面，所述第一凹槽分别位于所述第一栅极结构两侧的第一鳍部中。
18.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有第一鳍部；
位于所述第一鳍部中的第一凹槽，所述第一凹槽在沿所述第一鳍部宽度方向上贯穿所述第一鳍部；
位于所述第一凹槽中的第一内层外延层，所述第一内层外延层沿第一鳍部宽度方向上的尺寸小于或等于所述第一鳍部的宽度。
19.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述第一内层外延层侧壁表面的第一阻挡层，所述第一阻挡层与所述第一鳍部围成所述第一凹槽。
20.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述第一内层外延层表面的第二外层外延层。
CN201710611846.2A 2017-07-25 2017-07-25 半导体结构及其形成方法 Pending CN109300845A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710611846.2A CN109300845A (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法
US16/044,272 US10686078B2 (en) 2017-07-25 2018-07-24 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710611846.2A CN109300845A (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN109300845A true CN109300845A (zh) 2019-02-01

Family

ID=65039030

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710611846.2A Pending CN109300845A (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US10686078B2 (zh)
CN (1) CN109300845A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113782438A (zh) * 2021-08-24 2021-12-10 上海华力集成电路制造有限公司 一种提高FinFET器件性能的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11652105B2 (en) * 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090095980A1 (en) * 2007-10-16 2009-04-16 Chen-Hua Yu Reducing Resistance in Source and Drain Regions of FinFETs
US20150171085A1 (en) * 2013-12-18 2015-06-18 Semiconductor Manufacturing International (Shanghai) Corporation Fin field effect transistor and method for forming the same
CN105719969A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN106684149A (zh) * 2015-11-06 2017-05-17 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9559207B2 (en) * 2015-03-23 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having epitaxy structure
US10043886B2 (en) * 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10062784B1 (en) * 2017-04-20 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned gate hard mask and method forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090095980A1 (en) * 2007-10-16 2009-04-16 Chen-Hua Yu Reducing Resistance in Source and Drain Regions of FinFETs
US20150171085A1 (en) * 2013-12-18 2015-06-18 Semiconductor Manufacturing International (Shanghai) Corporation Fin field effect transistor and method for forming the same
CN105719969A (zh) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN106684149A (zh) * 2015-11-06 2017-05-17 台湾积体电路制造股份有限公司 半导体结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113782438A (zh) * 2021-08-24 2021-12-10 上海华力集成电路制造有限公司 一种提高FinFET器件性能的方法

Also Published As

Publication number Publication date
US10686078B2 (en) 2020-06-16
US20190035932A1 (en) 2019-01-31

Similar Documents

Publication Publication Date Title
CN106920776B (zh) 鳍式晶体管的形成方法
CN102446972B (zh) 具有带凹口的鳍片结构的晶体管及其制造方法
JP2011129872A (ja) 半導体装置
CN109216454A (zh) 纳米线晶体管及其形成方法
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
TWI671901B (zh) 半導體元件及其製造方法
CN113257921B (zh) 半导体结构
CN106486350B (zh) 半导体结构的形成方法
CN106158747A (zh) 半导体结构及其形成方法
CN106558614A (zh) 半导体结构及其形成方法
CN104425591B (zh) 晶体管及其形成方法
CN109300789A (zh) 半导体结构及其形成方法
CN109300845A (zh) 半导体结构及其形成方法
CN104752216B (zh) 晶体管的形成方法
CN106449404B (zh) 半导体结构及其形成方法
CN106558493B (zh) 鳍式场效应管的形成方法
CN108807179A (zh) 半导体结构及其形成方法
WO2023108784A1 (zh) 一种半导体器件及其制造方法
CN109786249A (zh) 半导体器件及其形成方法
CN104282562A (zh) 鳍式场效应晶体管及其形成方法
CN111508898B (zh) 半导体器件及其形成方法
CN105097522A (zh) 半导体器件及其形成方法
CN103165509B (zh) 准绝缘体上硅场效应晶体管的制备方法
CN110071067A (zh) 半导体结构及其形成方法
CN112397389B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190201