CN109786249A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构；形成侧墙和阻挡层，侧墙位于栅极结构的侧壁，阻挡层位于侧墙的侧壁表面，且侧墙位于阻挡层和栅极结构之间，侧墙的材料中具有改性离子；在所述栅极结构、侧墙和阻挡层的两侧的基底中分别形成凹槽；在所述凹槽中形成源漏掺杂层；之后，去除阻挡层。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧半导体衬底内的源区；位于栅极结构另一侧半导体衬底内的漏区。

MOS晶体管的工作原理是：通过在栅极结构施加电压，调节栅极结构底部沟道的电流来产生开关信号。

然而，现有技术形成的MOS晶体管构成的半导体器件的性能较差。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构；形成侧墙和阻挡层，侧墙位于栅极结构的侧壁，阻挡层位于侧墙的侧壁表面，且侧墙位于阻挡层和栅极结构之间，侧墙的材料中具有改性离子；在所述栅极结构、侧墙和阻挡层的两侧的基底中分别形成凹槽；在所述凹槽中形成源漏掺杂层；形成源漏掺杂层后，去除阻挡层。

可选的，所述侧墙的材料包括SiOCN或SiCN；所述改性离子包括C离子。

可选的，所述侧墙的介电常数为4.5～5.5。

可选的，所述侧墙的厚度为50埃～100埃。

可选的，所述阻挡层的材料为氮化硅、氧化硅或氮氧化硅。

可选的，所述阻挡层的厚度为20埃～40埃。

可选的，形成所述侧墙和阻挡层的方法包括：在所述栅极结构的侧壁和顶部、以及基底上形成侧墙膜；在侧墙膜的表面形成阻挡膜；回刻蚀侧墙膜和阻挡膜，形成所述侧墙和阻挡层。

可选的，形成所述凹槽的工艺包括干刻工艺；回刻蚀侧墙膜和阻挡膜的工艺和形成所述凹槽的干刻工艺在同一刻蚀机台中连续进行。

可选的，形成所述侧墙和阻挡层的方法包括：在所述栅极结构的侧壁形成侧墙；在侧墙的侧壁形成阻挡层。

可选的，形成所述侧墙的方法包括：在所述栅极结构的侧壁和顶部、以及基底上形成侧墙膜；回刻蚀侧墙膜，形成所述侧墙；形成所述阻挡层的方法包括：在所述栅极结构的顶部、侧墙的侧壁和顶部、以及基底上形成阻挡层膜；回刻蚀阻挡层膜，形成所述阻挡层。

可选的，形成所述侧墙膜的工艺包括原子层沉积工艺；形成所述阻挡膜的工艺包括原子层沉积工艺。

可选的，所述侧墙膜采用的原子层沉积工艺的温度为580摄氏度～625摄氏度；所述阻挡膜采用的原子层沉积工艺的温度为535摄氏度～570摄氏度。

可选的，所述半导体器件的类型为P型；所述源漏掺杂层的材料为含有掺杂离子的锗硅，所述掺杂离子的导电类型为P型。

可选的，所述源漏掺杂层包括位于所述凹槽中的第一掺杂层、第二掺杂层和第三掺杂层，所述第一掺杂层位于所述凹槽的底部和部分侧壁，第一掺杂层呈“U”型，所述第二掺杂层位于第一掺杂层上，且第二掺杂层暴露出位于凹槽侧壁的第一掺杂层的顶部表面，所述第三掺杂层覆盖第一掺杂层和第二掺杂层，且第三掺杂层与第一掺杂层和第二掺杂层均邻接；所述第一掺杂层的材料具有第一锗离子浓度和第一掺杂离子浓度，所述第二掺杂层的材料具有第二锗离子浓度和第二掺杂离子浓度，所述第三掺杂层的材料具有第三锗离子浓度和第三掺杂离子浓度，所述第二锗离子浓度大于第一锗离子浓度且大于第三锗离子浓度，第二掺杂离子浓度大于第一掺杂离子浓度，第三掺杂离子浓度大于第二掺杂离子浓度。

可选的，所述第二掺杂层在沟道长度方向上的尺寸大于第一掺杂层的厚度，且所述第二掺杂层在基底顶部表面法线方向上的尺寸大于第三掺杂层的厚度。

可选的，所述半导体器件的类型为N型；所述源漏掺杂层的材料为含有掺杂离子的硅，所述掺杂离子的导电类型为N型。

可选的，形成所述源漏掺杂层的工艺为外延生长工艺。

可选的，所述栅极结构包括位于基底上的栅介质层和位于栅介质层上的栅电极层；所述侧墙的材料和栅介质层的材料不同；所述半导体器件的形成方法还包括：去除阻挡层后，在基底上形成底层介质层，底层介质层覆盖源漏掺杂层和侧墙的侧壁；形成底层介质层后，去除栅极结构，在底层介质层中形成栅开口，所述栅开口的侧壁具有侧墙，去除栅电极层的工艺对栅电极层的刻蚀速率大于对侧墙的刻蚀速率；在栅开口中形成金属栅极结构和位于金属栅极结构顶部表面的保护层。

可选的，还包括：在所述保护层、侧墙和底层介质层上形成顶层介质层，所述侧墙的材料分别与底层介质层和顶层介质层的材料不同；刻蚀金属栅极结构两侧的顶层介质层和底层介质层，在金属栅极结构两侧形成贯穿顶层介质层和底层介质层的通孔，所述通孔暴露出侧墙的侧壁表面和顶部表面，形成通孔的刻蚀工艺对底层介质层的刻蚀速率大于对侧墙的刻蚀速率。

本发明还提供一种采用上述任意一项方法所形成的半导体器件。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体器件的形成方法中，形成位于栅极结构的侧壁的侧墙和位于侧墙的侧壁表面的阻挡层。侧墙的材料中具有改性离子，所述改性离子用于降低侧墙材料的介电常数。侧墙的介电常数较小，因此能够降低半导体器件的寄生电容。由于在形成源漏掺杂层之前形成所述阻挡层，因此在形成源漏掺杂层的过程中，避免侧墙的侧壁暴露在形成源漏掺杂层的工艺环境中。而阻挡层用于阻挡改性离子挥发而脱离侧墙，因此能够避免从侧墙中挥发出改性离子掺入形成源漏掺杂层的源气体中，进而避免改性离子降低源漏掺杂层生长的晶格质量。综上，提高了半导体器件的性能。

附图说明

图1至图6是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体器件的性能较差。

一种半导体器件的形成方法，包括：提高基底，所述基底上具有栅极结构；在所述栅极结构的侧壁形成侧墙；在栅极结构和侧墙两侧的基底中分别形成凹槽；在所述凹槽中外延源漏掺杂层。

现有的侧墙材料通常为氮化硅。在满足后续工艺要求的基础上，如满足后续形成位于栅极结构两侧的自对准接触孔的工艺要求，为了减小半导体器件的寄生电容，需要适当降低侧墙的介电常数。在一种情况下，侧墙的材料为SiOCN，碳离子用于使得侧墙具有较低的介电常数，同时，侧墙的材料满足后续形成位于栅极结构两侧的自对准接触孔的工艺要求。

由于侧墙的材料中具有碳离子，因此在形成源漏掺杂层的过程中，源漏掺杂层会受到碳离子的影响，具体的，采用外延生长工艺形成源漏掺杂层，在形成源漏掺杂层的过程中，侧墙暴露在形成源漏掺杂层的工艺环境中，改性离子容易从侧墙中挥发出来并掺入形成源漏掺杂层的源气体中，进而使得改性离子以缺陷的形式存在于源漏掺杂层中，导致降低了源漏掺杂层生长的晶格质量。

综上，降低了半导体器件的性能。

在此基础上，本发明提供一种半导体器件的形成方法，形成侧墙和阻挡层，侧墙位于栅极结构的侧壁，阻挡层位于侧墙的侧壁表面，且侧墙位于阻挡层和栅极结构之间，侧墙的材料中具有改性离子；在所述栅极结构、侧墙和阻挡层的两侧的基底中分别形成凹槽；在所述凹槽中形成源漏掺杂层；之后，去除阻挡层。所述方法提高了半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图6是本发明一实施例中半导体器件形成过程的结构示意图。

参考图1，提供基底，所述基底上具有栅极结构120。

本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，相应的，基底包括半导体衬底100和位于半导体衬底100上的鳍部110。在其它实施例中，所述半导体器件为平面式的MOS晶体管，相应的，基底为平面式的半导体衬底。

本实施例中，所述半导体衬底100的材料为单晶硅。所述半导体衬底100 还可以是多晶硅或非晶硅。所述半导体衬底100的材料还可以为锗、锗化硅、砷化镓等半导体材料。

本实施例中，所述鳍部110通过图形化所述半导体衬底100而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。

本实施例中，鳍部110的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。

本实施例中，所述半导体衬底100上还具有覆盖鳍部110部分侧壁的隔离结构，所述隔离结构的表面低于鳍部110的顶部表面。所述隔离结构的材料包括氧化硅。

所述栅极结构120包括位于基底上的栅介质层和位于栅介质层上的栅电极层。所述栅介质层的材料为氧化硅。所述栅电极层的材料为多晶硅。

具体的，所述栅极结构120横跨鳍部110、且覆盖鳍部110的部分侧壁表面和部分顶部表面。所述栅介质层位于隔离结构部分表面、且覆盖鳍部110 的部分侧壁表面和部分顶部表面。

本实施例中，所述栅极结构120的顶部表面还具有掩膜保护层121。所述掩膜保护层121的材料包括氮化硅。

接着，形成侧墙和阻挡层，侧墙位于栅极结构120的侧壁，阻挡层位于侧墙的侧壁表面，且侧墙位于阻挡层和栅极结构之间，侧墙的材料中具有改性离子。

下面介绍形成侧墙和阻挡层的方法。

参考图2，在所述栅极结构120的侧壁和顶部、以及基底上形成侧墙膜130；在侧墙膜130表面形成阻挡膜140。

具体的，在栅极结构120和掩膜保护层121的侧壁、掩膜保护层121的顶部表面、隔离结构表面和鳍部110表面形成侧墙膜130。

所述侧墙膜130用于形成侧墙，所述阻挡膜140用于形成阻挡层。

所述侧墙膜130的材料中具有改性离子，改性离子用于使侧墙膜130具有较低的介电常数，所述改性离子包括C离子。所述侧墙膜130的材料包括 SiOCN或SiCN。

所述阻挡膜140的材料为氮化硅、氧化硅或氮氧化硅。阻挡膜140的材料中没有改性离子。

现有的侧墙材料通常为氮化硅。所述侧墙膜130的介电常数小于氮化硅的介电常数。侧墙膜130的介电常数为4.5～5.5。

形成所述侧墙膜130的工艺为沉积工艺，如原子层沉积工艺。形成所述阻挡膜140的工艺为沉积工艺，如原子层沉积工艺。

本实施例中，采用原子层沉积工艺形成侧墙膜130，好处包括：原子层沉积工艺可以实现更低厚度的侧墙膜130生长，且保证侧墙膜130质量和阶梯覆盖性，侧墙膜130的厚度均匀性好，侧墙膜130中缺陷较少。

本实施例中，采用原子层沉积工艺形成阻挡膜140，好处包括：原子层沉积工艺可以实现更低厚度的阻挡膜140生长，且保证阻挡膜140质量和阶梯覆盖性，阻挡膜140的厚度均匀性好，阻挡膜140中缺陷较少。

本实施例中，所述侧墙膜130采用的原子层沉积工艺的温度为580摄氏度～625摄氏度，所述阻挡膜140采用的原子层沉积工艺的温度为535摄氏度～570摄氏度。

所述侧墙膜130的厚度为50埃～100埃。

所述阻挡膜140的厚度为20埃～40埃。

参考图3，回刻蚀侧墙膜130和阻挡膜140，形成侧墙131和阻挡层141。

具体的，回刻蚀侧墙膜130和阻挡层膜140，直至暴露出隔离结构表面、掩膜保护层121的顶部表面和鳍部110的顶部表面，形成侧墙131和阻挡层 141。

侧墙131位于栅极结构120的侧壁，阻挡层141位于侧墙131的侧壁表面，且侧墙131位于阻挡层141和栅极结构120之间。

侧墙131的材料中具有改性离子，阻挡层141的材料中没有改性离子。所述改性离子用于降低侧墙131材料的介电常数。侧墙131的介电常数较小，因此能够降低半导体器件的寄生电容。

所述侧墙131的介电常数为4.5～5.5。

所述侧墙131的材料包括SiOCN或SiCN；所述改性离子包括C离子。

所述阻挡层141的材料为氮化硅、氧化硅或氮氧化硅。

所述阻挡层141的作用包括：阻挡侧墙131中的改性离子挥发出来。

所述侧墙131的厚度为50埃～100埃。若侧墙131的厚度小于50埃，所述侧墙131过薄，容易导致后续金属栅极结构和源漏掺杂层之间的距离过小，容易导致金属栅极结构和源漏掺杂层之间穿通而短路，且，容易导致后续插塞和金属栅极结构之间的距离过小，后续插塞和金属栅极结构之间容易穿通而短路；若侧墙131的厚度大于100A，导致侧墙131太厚，提供给后续底层介质层材料填充的空间较小，后续底层介电质材料的填充难度较高。

所述阻挡层141的厚度为20埃～40埃。若阻挡层141的厚度小于20埃，导致阻挡层141太薄，导致阻挡层141对侧墙131中改性离子的阻挡能力较弱；若阻挡层141的厚度大于40埃，导致栅极结构和侧墙的距离过大，而阻挡层在形成源漏掺杂层后被去除，因此对半导体器件的结构性尺寸影响较大。

在其它实施例中，形成所述侧墙和阻挡层的方法包括：在所述栅极结构的侧壁形成侧墙；在侧墙的侧壁形成阻挡层。在此情况下，阻挡层能够完全覆盖侧墙的侧壁，阻挡层对侧墙中改性离子的阻挡能力较好。

具体的，形成所述侧墙的方法包括：在所述栅极结构的侧壁和顶部、以及基底上形成侧墙膜；回刻蚀侧墙膜，形成所述侧墙；形成所述阻挡层的方法包括：在所述栅极结构的顶部、侧墙的侧壁和顶部、以及基底上形成阻挡膜；回刻蚀阻挡膜，形成所述阻挡层。在此情况下，侧墙膜和阻挡层膜的形成工艺、材料和厚度均参考前述内容。侧墙的材料、厚度和介电常数均参考前述内容。阻挡层的材料、厚度和介电常数均参考前述内容。

参考图4，在所述栅极结构120、侧墙131和阻挡层141的两侧的基底中分别形成凹槽150。

具体的，在栅极结构120、侧墙131和阻挡层141的两侧的鳍部110中分别形成凹槽150。

所述凹槽150的形状包括“U”形。

所述凹槽150的深度为500埃～600埃。

本实施例中，形成所述凹槽150的工艺包括干刻工艺；回刻蚀侧墙膜和阻挡层膜的工艺和形成所述凹槽的干刻工艺在同一刻蚀机台中连续进行，好处包括：减少工艺步骤，缩短工艺时间。

参考图5，在所述凹槽150中形成源漏掺杂层160。

当所述半导体器件的类型为P型时，所述源漏掺杂层160的材料为含有掺杂离子的锗硅，所述掺杂离子的导电类型为P型。

当所述半导体器件的类型为N型时，所述源漏掺杂层160的材料为含有掺杂离子的硅，所述掺杂离子的导电类型为N型。

形成所述源漏掺杂层160的工艺为外延生长工艺。

由于在形成源漏掺杂层160之前形成所述阻挡层141，阻挡层141的材料中没有改性离子，因此在形成源漏掺杂层160的过程中，能够避免侧墙131 侧壁暴露在形成源漏掺杂层160的工艺环境中，能够避免从侧墙131中挥发出改性离子掺入形成源漏掺杂层160的源气体中，进而避免改性离子降低源漏掺杂层160生长的晶格质量。综上，提高了半导体器件的性能，如避免源漏掺杂层160对沟道的应力降低。

在一个实施例中，所述源漏掺杂层160包括位于所述凹槽150中的第一掺杂层161、第二掺杂层162和第三掺杂层163，所述第一掺杂层161位于所述凹槽150的底部和部分侧壁，第一掺杂层161呈“U”型，所述第二掺杂层162位于第一掺杂层161上，且第二掺杂层162暴露出位于凹槽150侧壁的第一掺杂层161的顶部表面，所述第三掺杂层163覆盖第一掺杂层161和第二掺杂层162，且第三掺杂层163与第一掺杂层161和第二掺杂层162均邻接。

所述第一掺杂层161的材料具有第一锗离子浓度和第一掺杂离子浓度，所述第二掺杂层162的材料具有第二锗离子浓度和第二掺杂离子浓度。所述第三掺杂层163的材料具有第三锗离子浓度和第三掺杂离子浓度。

所述第二锗离子浓度大于第一锗离子浓度，第二掺杂离子浓度大于第一掺杂离子浓度，这样使得第一掺杂层161与凹槽150侧壁材料的晶格错位程度，相对于第二掺杂层162与凹槽150侧壁材料的晶格错位程度较小，第一掺杂层161作为第二掺杂层162生长的缓冲层，有利于提高第二掺杂层162 的质量；且，第二掺杂层162对沟道产生较大应力，提高沟道中的载流子迁移率。

第三掺杂离子浓度大于第二掺杂离子浓度，使得第三掺杂离子的电阻较小，第三掺杂层163和后续插塞之间的接触电阻较低。

所述第二锗离子浓度大于第三锗离子浓度，第三掺杂层163中锗离子浓度较小，相应的，第三掺杂层163中硅的含量较多。至少部分第三掺杂层163 在后续被硅化形成金属硅化物层，由于第三掺杂层163中硅的含量较多，因此利于第三掺杂层163的硅化反应，使金属硅化物层的电阻降低。

所述第二掺杂层162在沟道长度方向上的尺寸大于第一掺杂层161的厚度，且所述第二掺杂层162在基底顶部表面法线方向上的尺寸大于第三掺杂层163的厚度。

参考图6，形成源漏掺杂层160后，去除阻挡层141。

本实施例中，还包括：去除阻挡层141后，在基底、隔离结构和源漏掺杂层160上形成底层介质层，底层介质层覆盖源漏掺杂层160和侧墙131侧壁，在形成底层介质层的过程中去除掩膜保护层121，暴露出栅极结构120的顶部表面；形成底层介质层后，去除栅极结构120，在底层介质层中形成栅开口，所述栅开口的侧壁具有侧墙131，去除栅电极层的工艺对栅电极层的刻蚀速率大于对侧墙131的刻蚀速率；在栅开口中形成金属栅极结构和位于金属栅极结构顶部表面的保护层；在所述保护层、侧墙131和底层介质层上形成顶层介质层；刻蚀金属栅极结构两侧的顶层介质层和底层介质层，在金属栅极结构两侧形成贯穿顶层介质层和底层介质层的通孔，所述通孔暴露出侧墙 131的侧壁表面和顶部表面；在通孔中形成插塞，形成通孔的刻蚀工艺对底层介质层的刻蚀速率大于对侧墙的刻蚀速率。

所述侧墙的材料和栅介质层的材料不同。

所述侧墙的材料分别与底层介质层和顶层介质层的材料不同。

相应的，本实施例还提供一种采用上述方法形成的半导体器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：

提供基底，所述基底上具有栅极结构；

形成侧墙和阻挡层，侧墙位于栅极结构的侧壁，阻挡层位于侧墙的侧壁表面，且侧墙位于阻挡层和栅极结构之间，侧墙的材料中具有改性离子；

在所述栅极结构、侧墙和阻挡层的两侧的基底中分别形成凹槽；

在所述凹槽中形成源漏掺杂层；

形成源漏掺杂层后，去除阻挡层。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的材料包括SiOCN或SiCN；所述改性离子包括C离子。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的介电常数为4.5～5.5。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的厚度为50埃～100埃。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化硅、氧化硅或氮氧化硅。

6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的厚度为20埃～40埃。

7.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述侧墙和阻挡层的方法包括：在所述栅极结构的侧壁和顶部、以及基底上形成侧墙膜；在侧墙膜的表面形成阻挡膜；回刻蚀侧墙膜和阻挡膜，形成所述侧墙和阻挡层。

8.根据权利要求7所述的半导体器件的形成方法，其特征在于，形成所述凹槽的工艺包括干刻工艺；回刻蚀侧墙膜和阻挡膜的工艺和形成所述凹槽的干刻工艺在同一刻蚀机台中连续进行。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述侧墙和阻挡层的方法包括：在所述栅极结构的侧壁形成侧墙；在侧墙的侧壁形成阻挡层。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成所述侧墙的方法包括：在所述栅极结构的侧壁和顶部、以及基底上形成侧墙膜；

回刻蚀侧墙膜，形成所述侧墙；

形成所述阻挡层的方法包括：在所述栅极结构的顶部、侧墙的侧壁和顶部、以及基底上形成阻挡层膜；回刻蚀阻挡层膜，形成所述阻挡层。

11.根据权利要求7或10所述的半导体器件的形成方法，其特征在于，形成所述侧墙膜的工艺包括原子层沉积工艺；形成所述阻挡膜的工艺包括原子层沉积工艺。

12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述侧墙膜采用的原子层沉积工艺的温度为580摄氏度～625摄氏度；所述阻挡膜采用的原子层沉积工艺的温度为535摄氏度～570摄氏度。

13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件的类型为P型；所述源漏掺杂层的材料为含有掺杂离子的锗硅，所述掺杂离子的导电类型为P型。

14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述源漏掺杂层包括位于所述凹槽中的第一掺杂层、第二掺杂层和第三掺杂层，所述第一掺杂层位于所述凹槽的底部和部分侧壁，第一掺杂层呈“U”型，所述第二掺杂层位于第一掺杂层上，且第二掺杂层暴露出位于凹槽侧壁的第一掺杂层的顶部表面，所述第三掺杂层覆盖第一掺杂层和第二掺杂层，且第三掺杂层与第一掺杂层和第二掺杂层均邻接；

所述第一掺杂层的材料具有第一锗离子浓度和第一掺杂离子浓度，所述第二掺杂层的材料具有第二锗离子浓度和第二掺杂离子浓度，所述第三掺杂层的材料具有第三锗离子浓度和第三掺杂离子浓度，所述第二锗离子浓度大于第一锗离子浓度且大于第三锗离子浓度，第二掺杂离子浓度大于第一掺杂离子浓度，第三掺杂离子浓度大于第二掺杂离子浓度。

15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第二掺杂层在沟道长度方向上的尺寸大于第一掺杂层的厚度，且所述第二掺杂层在基底顶部表面法线方向上的尺寸大于第三掺杂层的厚度。

16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件的类型为N型；所述源漏掺杂层的材料为含有掺杂离子的硅，所述掺杂离子的导电类型为N型。

17.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层的工艺为外延生长工艺。

18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括位于基底上的栅介质层和位于栅介质层上的栅电极层；所述侧墙的材料和栅介质层的材料不同；

所述半导体器件的形成方法还包括：去除阻挡层后，在基底上形成底层介质层，底层介质层覆盖源漏掺杂层和侧墙的侧壁；形成底层介质层后，去除栅极结构，在底层介质层中形成栅开口，所述栅开口的侧壁具有侧墙，去除栅电极层的工艺对栅电极层的刻蚀速率大于对侧墙的刻蚀速率；在栅开口中形成金属栅极结构和位于金属栅极结构顶部表面的保护层。

19.根据权利要求18所述的半导体器件的形成方法，其特征在于，还包括：在所述保护层、侧墙和底层介质层上形成顶层介质层，所述侧墙的材料分别与底层介质层和顶层介质层的材料不同；刻蚀金属栅极结构两侧的顶层介质层和底层介质层，在金属栅极结构两侧形成贯穿顶层介质层和底层介质层的通孔，所述通孔暴露出侧墙的侧壁表面和顶部表面，形成通孔的刻蚀工艺对底层介质层的刻蚀速率大于对侧墙的刻蚀速率。

20.一种根据权利要求1至19任意一项方法所形成的半导体器件。