CN110620084A - 半导体器件的形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件的形成方法，所述半导体器件例如是CMOS器件。所述形成方法在半导体基底和其上的栅极结构表面形成了保形的第二硬掩模层，第二硬掩模层包括在半导体基底上依次叠加覆盖的氧化层、氮化层和保护层，然后通过三次侧墙工艺分别刻蚀保护层、氮化层以及氧化层，以在栅极结构两侧分别形成第一侧墙、第二侧墙和第三侧墙，露出栅极结构两侧的半导体基底表面，然后在栅极结构两侧的半导体基底中形成沟槽。上述过程中，利用保护层对下方的氮化层的保护作用，可以降低氮化层在侧墙工艺和形成沟槽的过程中的损耗，增强第二侧墙对栅极结构的保护效果，避免后续工艺中栅极顶角露出而产生损伤，有助于避免栅极锗化。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体器件的形成方法。
背景技术
在CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)集成电路中，载流子的迁移率会影响沟道中电流的大小，场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此载流子的迁移率是影响场效应晶体管性能的主要因素。
通常，CMOS集成电路制造技术中将PMOS(P型金属氧化物半导体) 晶体管和NMOS(N型金属氧化物半导体)晶体管分开处理。从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。
eSiGe(embedded SiGe，嵌入式锗硅)源漏技术是一种用来提高PMOS 性能的应力增强技术。其原理是在硅(Si)上刻蚀出沟槽作为源/漏(S/D)，在沟槽中选择性的外延生长锗硅(SiGe)层，因为锗(Ge)的原子半径比硅要大，当锗掺入硅中后，源漏区会产生张应力，对沟道而言，则会受到压应力的影响。PMOS沟道中的空穴在压应力的作用下，迁移速率会大大加快，从而增大器件的工作饱和电流(Idsat)以及响应速度，实现器件性能的提高。同时，由于本征硅的导电性能很差，其电阻率一般在200Ω·cm以上，通常在外延生长的同时还需要掺入杂质气体来满足一定的器件电学性能。
现有工艺在通过外延工艺在源漏区形成硅锗之前，首先形成了多晶硅栅极，并在栅极两侧形成作为源漏区的沟槽，然后在沟槽内外延生长锗硅，然而，研究发现，利用现有工艺，在硅锗外延生长工艺中，多晶硅栅的顶角处存在暴露出的多晶硅，这部分多晶硅会与锗发生反应形成硅锗(即“锗化”)，从而导致器件电性能的退化。
发明内容
为了避免由于栅极两侧的氮化层的损失而导致栅极顶角缺陷以及所形成的半导体器件的电性能退化，本发明提供了一种半导体器件的形成方法。
本发明提供的半导体器件的形成方法，包括以下步骤：
提供半导体基底，所述半导体基底上设置有栅极结构，所述栅极结构包括沿远离所述半导体基底的方向依次叠加设置的栅介质层、栅极和第一硬掩模层，以及覆盖所述栅介质层、所述栅极和所述第一硬掩模层的侧表面的栅极侧墙；在所述半导体基底上形成第二硬掩模层，所述第二硬掩模层保形地覆盖所述半导体基底以及所述栅极结构的表面，所述第二硬掩模层包括在所述半导体基底上依次叠加形成的氧化层、氮化层和保护层；执行第一侧墙工艺以露出所述氮化层位于所述栅极结构和所述半导体基底上的部分表面，剩余的所述保护层作为第一侧墙位于所述栅极结构两侧；执行第二侧墙工艺以露出所述氧化层位于所述栅极结构和所述半导体基底上的部分表面，剩余的所述氮化层作为第二侧墙位于所述栅极结构两侧；执行第三侧墙工艺以露出所述半导体基底位于所述栅极结构两侧的部分表面，剩余的所述氧化层作为第三侧墙位于所述栅极结构两侧；以所述第一硬掩模层、所述栅极侧墙、所述第一侧墙、所述第二侧墙和所述第三侧墙为阻挡，刻蚀露出的半导体基底，在所述栅极结构两侧的半导体基底中形成沟槽；以及执行外延工艺，在所述沟槽中形成源/漏。
可选的，所述第一侧墙工艺中，所述保护层和所述氮化层的刻蚀选择比大于等于5。
可选的，所述第二侧墙工艺中，所述氮化层和所述保护层的刻蚀选择比大于等于5。
可选的，在执行所述外延工艺后，所述半导体器件的形成方法还包括：去除所述第一侧墙、所述第二侧墙和所述第三侧墙。
可选的，所述保护层的材料为无定形碳或者氧化硅。
可选的，在执行所述外延工艺后，利用等离子体刻蚀工艺或者SiCoNi 清洁工艺去除所述第一侧墙，利用湿法刻蚀去除所述第二侧墙和所述第三侧墙。
可选的，所述半导体基底布置有NMOS区和PMOS区，多个所述栅极结构分别对应于所述NMOS区和所述PMOS区形成在所述半导体基底上。
可选的，在形成所述第二硬掩模层之后、执行第一侧墙工艺之前，所述半导体器件的形成方法还包括在所述半导体基底上形成遮蔽层，使所述遮蔽层覆盖位于所述NMOS区的第二硬掩模层；以及，在形成所述沟槽之后、去除所述第一侧墙、所述第二侧墙和所述第三侧墙之前，所述半导体器件的形成方法还包括去除所述遮蔽层。
可选的，所述氮化层的厚度大于所述氧化层或所述保护层的厚度。
可选的，在所述栅极结构两侧的半导体基底中形成沟槽的方法包括：
利用等离子体刻蚀工艺刻蚀露出的所述半导体基底，在所述半导体基底中形成第一沟槽；以及利用TMAH蚀刻对所述第一沟槽进行处理，使所述第一沟槽的侧壁垂直于所述半导体基底表面的截面为∑形。
本发明提供的半导体器件的形成方法，在半导体基底和栅极结构表面形成了保形的第二硬掩模层，所述第二硬掩模层包括在所述半导体基底上依次叠加覆盖的氧化层、氮化层和保护层，然后通过三次侧墙工艺分别刻蚀保护层、氮化层以及氧化层，以在栅极结构两侧分别形成第一侧墙、第二侧墙和第三侧墙，并露出栅极结构两侧的半导体基底表面，然后在栅极结构两侧的半导体基底中形成沟槽。上述过程中，利用所述保护层对下方的氮化层的保护作用，可以降低氮化层在侧墙工艺和形成沟槽的过程中的损耗，增强第二侧墙对所述栅极结构的保护效果，避免后续工艺中栅极顶角露出而产生损伤，有助于避免栅极锗化，可以改善所形成的半导体器件的性能。
附图说明
图1A至图1D为一种半导体器件的形成方法各步骤的剖面示意图。
图2为一种半导体器件的形成方法中在半导体基底中形成沟槽后的TEM照片。
图3A至图3H为本发明实施例的半导体器件的形成方法各步骤的剖面示意图。
附图标记说明：
100-半导体基底；10-PMOS区；20-NMOS区；110-栅极结构；101-栅介质层；102-栅极；103-第一硬掩模层；104-栅极侧墙；120-第二硬掩模层； 121-氧化层；122-氮化层；123-保护层；130-遮蔽层；120a-第一侧墙；120b- 第二侧墙；120c-第三侧墙；100a-沟槽；140-源/漏。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。
需说明的是，下文中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
为了便于更好地理解本发明，这里首先介绍一种基本的半导体器件的形成方法。图1A至图1D为一种半导体器件的形成方法各步骤的剖面示意图。该半导体器件的形成方法包括以下过程。
首先，参见图1A，提供半导体基底100，在所述半导体基底上形成栅极结构110，所述栅极结构110包括沿远离所述半导体基底100的方向依次叠加设置的栅介质层101、栅极102和第一硬掩模层103，所述栅极结构还包括覆盖所述栅介质层101、栅极102和第一硬掩模层103的侧表面的栅极侧墙104。另外，在半导体基底上还形成有氧化层121和氮化层122，氧化层121保形地覆盖在半导体基底100的表面以及栅极结构110的外表面，氮化层122保形地覆盖在氧化层121上表面。此处“保形地”指的是基本保持着下层表面形状的材料沉积方式。半导体基底100例如为硅衬底。
所述栅极结构110例如用于形成CMOS器件，因而半导体基底100表面布置有PMOS区10和NMOS区20，分别用于形成PMOS器件和NMOS 器件。而半导体基底100中对应于PMOS区10设置有N阱(即NW)，而对应于NMOS区20设置有P阱(即PW)，P阱和N阱之间形成有浅沟槽隔离(STI)结构。对应于NMOS区20，在半导体基底100上还形成有遮蔽层130，目的是在接下来主要针对PMOS区10的方法中保护NMOS 区20。遮蔽层130的材料可以是光刻胶。
接着，参见图1B，执行侧墙工艺，刻蚀上述氧化层121和氮化层122，以去除氧化层121和氮化层122的位于第一硬掩模层103顶表面的部分和位于相邻栅极结构110之间且仅覆盖半导体基底100表面的部分，剩余的氧化层121和氮化层122沿栅极结构110的侧向依次叠加在栅极侧墙104 上，以在后续工艺中作为侧墙保护栅极结构110。
然后，参见图1C，利用第一硬掩模层103、栅极侧墙104以及剩余的氧化层121和氮化层122为掩模，刻蚀暴露的半导体基底100，在栅极结构110两侧的半导体基底100中形成沟槽100a。在此步骤中，受刻蚀的影响，氮化层122也相应地减少了。图2为一种半导体器件的形成方法中在半导体基底中形成沟槽后的TEM照片。参照图1C和图2，具体来说，在形成沟槽100a后，覆盖在栅极结构110侧面的氮化层122的沿垂直于半导体基底100表面的方向上的尺寸即高度减小，容易使得位于栅极结构110 斜肩上的氮化层122上表面降低而接近栅极结构110的栅极102上表面，如图2中虚线圈范围所示，此时栅极102的顶角没有被氮化层122完全覆盖。
接着，参见图1D，在沟槽100a中生长源/漏材料以形成源/漏140。
研究发现，由于在形成沟槽100a时，覆盖在栅极结构110侧面的氮化层122也会被损耗，进而使得栅极102的顶角没有被氮化层122完全覆盖，即栅极102已经处于容易暴露出的状态，而在形成源/漏140之前，沟槽100a 通常会经过湿法处理，这会导致原本就比较脆弱的栅极102在顶角位置发生缺损，对所形成的PMOS器件不利。在形成源/漏140时，如果采用外延生长锗硅的方法，那么暴露的栅极顶角还容易被锗化，即在栅极顶角处生成锗硅(SiGe)，锗化的栅极会引起最终的PMOS器件的电性退化。
为了避免由于栅极两侧的氮化层的损失而导致栅极顶角缺陷以及所形成的半导体器件的电性能退化，本实施例对上述半导体器件的形成方法作了改进。图3A至图3H为本发明实施例的半导体器件的形成方法各步骤的剖面示意图。以下结合图3A至图3H对本实施例的半导体器件的形成方法作详细的说明。
首先，参照图3A，本实施例的半导体器件的形成方法包括如下第一步骤，提供半导体基底100，所述半导体基底100上设置有栅极结构110，所述栅极结构110包括沿远离所述半导体基底100的方向依次叠加设置的栅介质层101、栅极102和第一硬掩模层103，以及覆盖所述栅介质层101、所述栅极102和所述第一硬掩模层103的侧表面的栅极侧墙104。具体的，半导体基底100的材料可以是本领域技术人员熟知的任意合适的底材，例如可包括以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等。
作为示例，本实施例中，半导体基底100例如为硅衬底，要形成的半导体器件例如是CMOS器件，半导体基底100表面布置有PMOS区10和 NMOS区20。栅极结构110中，栅介质层101的材质可以为氧化硅或氮氧化硅，栅极102的材质可以为多晶硅，第一硬掩模层103和栅极侧墙104 的材质例如是氮化硅。
接着，参见图3A，本实施例的半导体器件的形成方法包括如下第二步骤，在所述半导体基底100上形成第二硬掩模层120，所述第二硬掩模层 120保形地覆盖所述半导体基底100以及所述栅极结构110的表面，即覆盖半导体基底100未设置栅极结构110的表面、以及栅极结构110的侧表面以及顶表面。所述第二硬掩模层120包括在所述半导体基底100上依次叠加形成的氧化层121、氮化层122和保护层123。
上述第二步骤中形成的第二硬掩模层120与前述半导体器件的形成方法不同。这里，第二硬掩模层120除了形成氧化层121和氮化层122之外，还形成了保护层123，保护层123用于在后续工艺中保护氮化层122，减少氮化层122的损耗。
作为示例，氧化层121可以利用高温炉管工艺形成，其材质例如为氧化硅。氮化层122可采用高温炉管工艺在氧化层121上保形地形成，氮化层122的材质例如为氮化硅。为了提供更有效的保护，保护层123优选采用不同于氮化层122的材料，更佳的，保护层122与氮化层122具有较高的刻蚀选择比，保护层122的材质可以是无定形碳或者氧化硅。
上述第二硬掩模层120中，氮化层122的厚度较氧化层121和保护层 123中的二者之一的厚度更大一些，以作为主要的硬掩模材料。此外，为了简化工艺并降低保护层123对沟槽开设区域的影响，所述保护层123的厚度可以设置得较薄，例如与氧化层121的厚度相当。
本实施例主要介绍PMOS区10一侧的半导体工艺。因此在形成第二硬掩模层120之后，可以利用遮蔽层130将半导体基底100的NMOS区20 保护起来。具体可以在半导体基底100上涂敷光刻胶，然后进行曝光、显影等图案化工艺，图案化后的光刻胶即可作为遮蔽层130覆盖在位于所述 NMOS区20的第二硬掩模层120上。
然后，参见图3B，本实施例的半导体器件的形成方法包括如下第三步骤，执行第一侧墙工艺以露出所述氮化层122位于所述栅极结构110和所述半导体基底100上的部分表面，剩余的所述保护层123作为第一侧墙120a 位于所述栅极结构110两侧。
第一侧墙工艺可以采用本领域通常采用的侧墙制作手段，具体可以利用方向性的等离子体刻蚀工艺垂直刻蚀保护层123，以去除位于栅极结构 110顶表面上方的部分保护层123以及位于相邻的栅极结构110之间的部分保护层123，使得露出该区域的氮化层122。对于无定形碳材质的保护层 123，可以采用灰化工艺刻蚀，对于氧化硅材质的保护层123，等离子体刻蚀工艺的工艺气体可以包括SO2、Cl2、HBr、CF4中的一种或者多种。但不限于此，当保护层123的材质为氧化硅时，也可以通过SiCoNi清洁法进行刻蚀。如图3B所示，经过第一侧墙工艺，剩余的保护层123从栅极结构 110的侧向叠加在氮化层122上。为了避免对保护层123下方的氮化层122 造成过量刻蚀而减弱对栅极结构110的保护，优选的，第一侧墙工艺中，所述保护层123和所述氮化层122的刻蚀选择比较大，例如大于等于5。
接着，参见图3C，本实施例的半导体器件的形成方法包括如下第四步骤，执行第二侧墙工艺以露出所述氧化层121位于所述栅极结构110和所述半导体基底100上的部分表面，剩余的所述氮化层122作为第二侧墙120b 位于所述栅极结构110两侧。
第二侧墙工艺相对于第一侧墙工艺，主要去除的是位于栅极结构110 顶表面上方的部分氮化层122以及位于相邻的栅极结构110之间的部分氮化层122，使得露出该区域的氧化层121。第二侧墙工艺利用的等离子体刻蚀工艺可以采用O2、CF4、CH3F等气体的一种或多种作为工艺气体。如图 3C所示，经过第二侧墙工艺，剩余的氮化层122从栅极结构110的侧向叠加在氧化层121上。为了减少或避免损耗保护层123，使位于栅极结构110 侧表面上的氮化层122得到更好的保护，优选的，第二侧墙工艺中，所述氮化层122和所述保护层123的刻蚀选择比较大，例如大于等于5。
接着，参见图3D，本实施例的半导体器件的形成方法包括如下第五步骤，执行第三侧墙工艺以露出所述半导体基底100位于所述栅极结构110 两侧的部分表面，剩余的所述氧化层121作为第三侧墙120c位于所述栅极结构110两侧。
第三侧墙工艺相对于第一和第二侧墙工艺，主要去除的是位于栅极结构110顶表面上方的部分氧化层121以及位于相邻的栅极结构110之间的部分氧化层121，使得栅极结构110中的第一硬掩模层103露出，且位于相邻栅极结构110之间的部分半导体基底100表面被露出，被露出的半导体基底100可作为设置源漏区的区域。第三侧墙工艺利用的等离子体刻蚀工艺可以采用CF4作为工艺气体。
经过上述三次侧墙工艺，在栅极结构110的侧表面上(具体形成在栅极侧墙104的侧表面)沿远离栅极102的方向依次叠加形成第三侧墙120c、第二侧墙120b和第一侧墙120a。三个叠加侧墙的上表面和栅极结构110 的上表面基本齐平。
然后，参见图3E，本实施例的半导体器件的形成方法包括如下第五步骤，以所述第一硬掩模层103、所述栅极侧墙104、所述第一侧墙120a、所述第二侧墙120b和所述第三侧墙120c为阻挡，刻蚀露出的半导体基底100，在所述栅极结构110两侧的半导体基底100中形成沟槽100a。
第五步骤中，可以采用等离子体刻蚀工艺、湿法工艺或者它们的结合来刻蚀半导体基底100以形成沟槽100a。本实施例中，为了增强后续在沟槽100a位置形成的源/漏的压应力。如图3E，沟槽100a的侧壁垂直于半导体基底100表面的截面优选是∑形。
具体的，在栅极结构110两侧的半导体基底100中形成沟槽100a的方法可包括如下过程：首先，利用等离子体刻蚀工艺刻蚀露出的所述半导体基底100，在所述半导体基底中形成第一沟槽，该第一沟槽垂直于半导体基底100表面的截面可以是方形、梯形、U形等形状，此处等离子体刻蚀工艺的工艺气体可包括SO2、Cl2、HBr、CF4的一种或多种，刻蚀过程的偏置电压约0～200V；然后，利用TMAH蚀刻对所述第一沟槽进行处理，使所述第一沟槽的侧壁垂直于所述半导体基底100表面的截面为∑形，经过处理的第一沟槽即作为上述沟槽100a。根据需要，还可以在TMAH蚀刻之前或之后，执行对第一沟槽的表面进行氧化并去氧化层的步骤。
TMAH蚀刻指的是采用四甲基铵-氢氧化物(TMAH)进行蚀刻，由于 TMAH对硅的腐蚀是各项异性的，蚀刻速率依赖于晶体取向，最快的腐蚀面通常是(100)晶面，而(111)晶面腐蚀率最低。因而可以较为直接的在第一沟槽的侧壁形成凹角(即向栅极结构110下方凸出)。∑形的沟槽 100a有利于后续形成的源/漏对沟道区域的半导体基底100产生应力而提高载流子迁移率。在本发明的另一实施例中，使沟槽100a形成为∑形也可以采用其它碱性蚀刻剂，例如乙二胺邻苯二酚(EDP)、肼或氢氧化钾(KOH) 等等。
在形成凹槽100a之后，上述第五步骤还可以包括去除位于NMOS区 20的遮蔽层130的步骤。例如，可以采用本领域常用的脱模工艺去除光刻胶材质的遮蔽层130。
本实施例中，由于在栅极结构两侧形成了上述第一至第三侧墙，尤其是第一侧墙120a对第二侧墙120b的氮化层具有较好的保护作用，因而可以有效减少或避免氮化层的损耗。使得栅极结构110中的栅极102顶角可以被较好地包裹保护起来，被暴露的风险降低。
参见图3F，本实施例的半导体器件的形成方法还包括如下第六步骤，执行外延工艺，在所述沟槽中形成源/漏140。
具体的，第六步骤中，可以使用SEG(Selective Epitaxial Growth，选择性外延)工艺形成所述源/漏140，首先可以选择晶体材料锗硅形成种子层，种子层可使用硅烷(SiH4)、二氯硅烷(SiH2Cl2)及Si2H6中的一种或多种作为硅源，以及使用锗烷(GeH4)作为锗源；接着形成主体层，优选方案中，主体层的材料也选择锗硅，并掺入杂质气体如硼烷(B2H6)以便引入 P型掺杂离子；最后，形成盖帽层，盖帽层的材料为单晶硅。在其它具体实施例中，所述主体层、种子层以及盖帽层也可以是其他材料。本领域技术人员应该可以理解，也可采用其他方法来生长源/漏140，例如分子束外延(MBE)等，或者采用其他可行方法形成源/漏140。该步骤中，由于栅极结构110中的栅极102顶角被较好地包裹而没有暴露，因而栅极的多晶硅不容易有锗化问题。
参见图3G和图3H，在形成源/漏140后，本实施例的半导体器件的形成方法还可包括如下第七步骤，去除上述第一侧墙120a、第二侧墙120b 和第三侧墙120c。
本实施例中，由于NMOS区20的遮蔽层130已经去除，因而在第七步骤中，同时还去除了位于NMOS区20的保护层123、氮化层122以及氧化层121。
为了避免去除保护层123的过程对氮化层122过量刻蚀而导致氮化层 122高度降低而接近栅极102的顶角，导致增加栅极102暴露的风险，优选方案中，采用干法刻蚀工艺先去除保护层123(参见图3G)，作为示例，若保护层123的材质为无定形碳，可以采用等离子刻蚀如灰化工艺去除，若保护层123的材质为氧化硅，则可以采用SiCoNi清洁工艺将其去除。在去除保护层123之后，再利用湿法刻蚀工艺依次去除氮化层122和氧化层 121(参见图3H)，作为示例，去除氮化硅材质的氮化层122可采用磷酸溶液，去除氧化硅材质的氧化层121可采用稀盐酸，并且，根据氮化层122 和氧化层121的厚度及材质具体设置蚀刻的参数。
上述实施例描述的半导体器件的形成方法，第二硬掩模层120包括覆盖于氮化层122表面上的保护层123，先利用针对保护层123的第一侧墙工艺去除部分保护层123，保留位于栅极结构110的侧壁及斜肩上的保护层部分作为第一侧墙120a，之后再刻蚀形成第二侧墙120b、第三侧墙120c以及沟槽100a的过程中，斜肩上的保护层123(即第一侧墙120a)可以对其覆盖的材料起到保护作用，减少斜肩处材料尤其是氮化层的损耗，从而可以避免氮化层损耗至接近或低于栅极顶角的程度，使得第一至第三侧墙形成对栅极顶角的有效包裹，在形成沟槽以及后续工艺中，保护栅极顶角不受损伤，也不容易发生锗化现象，并且有利于提高最终形成的半导体器件的性能。
上述仅为本发明的优选实施例，并非对本发明权利范围的限定。任何本领域技术领域的技术人员，在不脱离本发明的精神和范围内，都可以对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底上设置有栅极结构，所述栅极结构包括沿远离所述半导体基底的方向依次叠加设置的栅介质层、栅极和第一硬掩模层，以及覆盖所述栅介质层、所述栅极和所述第一硬掩模层的侧表面的栅极侧墙；
在所述半导体基底上形成第二硬掩模层，所述第二硬掩模层保形地覆盖所述半导体基底以及所述栅极结构的表面，所述第二硬掩模层包括在所述半导体基底上依次叠加形成的氧化层、氮化层和保护层；
执行第一侧墙工艺以露出所述氮化层位于所述栅极结构和所述半导体基底上的部分表面，剩余的所述保护层作为第一侧墙位于所述栅极结构两侧；
执行第二侧墙工艺以露出所述氧化层位于所述栅极结构和所述半导体基底上的部分表面，剩余的所述氮化层作为第二侧墙位于所述栅极结构两侧；
执行第三侧墙工艺以露出所述半导体基底位于所述栅极结构两侧的部分表面，剩余的所述氧化层作为第三侧墙位于所述栅极结构两侧；
以所述第一硬掩模层、所述栅极侧墙、所述第一侧墙、所述第二侧墙和所述第三侧墙为阻挡，刻蚀露出的半导体基底，在所述栅极结构两侧的半导体基底中形成沟槽；以及
执行外延工艺，在所述沟槽中形成源/漏。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙工艺中，所述保护层和所述氮化层的刻蚀选择比大于等于5。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二侧墙工艺中，所述氮化层和所述保护层的刻蚀选择比大于等于5。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在执行所述外延工艺后，所述半导体器件的形成方法还包括：去除所述第一侧墙、所述第二侧墙和所述第三侧墙。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述保护层的材料为无定形碳或者氧化硅。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，在执行所述外延工艺后，利用等离子体刻蚀工艺或者SiCoNi清洁工艺去除所述第一侧墙，利用湿法刻蚀去除所述第二侧墙和所述第三侧墙。
7.如权利要求4所述的半导体器件的形成方法，其特征在于，所述半导体基底布置有NMOS区和PMOS区，多个所述栅极结构分别对应于所述NMOS区和所述PMOS区形成在所述半导体基底上。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在形成所述第二硬掩模层之后、执行第一侧墙工艺之前，所述半导体器件的形成方法还包括在所述半导体基底上形成遮蔽层，使所述遮蔽层覆盖位于所述NMOS区的第二硬掩模层；以及，在形成所述沟槽之后、去除所述第一侧墙、所述第二侧墙和所述第三侧墙之前，所述半导体器件的形成方法还包括去除所述遮蔽层。
9.如权利要求1至8任一项所述的半导体器件的形成方法，其特征在于，所述氮化层的厚度大于所述氧化层或所述保护层的厚度。
10.如权利要求1至8任一项所述的半导体器件的形成方法，其特征在于，在所述栅极结构两侧的半导体基底中形成沟槽的方法包括：
利用等离子体刻蚀工艺刻蚀露出的所述半导体基底，在所述半导体基底中形成第一沟槽；以及
利用TMAH蚀刻对所述第一沟槽进行处理，使所述第一沟槽的侧壁垂直于所述半导体基底表面的截面为∑形。
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