CN103515210A - 一种后栅极工艺晶体管及其形成方法 - Google Patents

一种后栅极工艺晶体管及其形成方法 Download PDF

Info

Publication number
CN103515210A
CN103515210A CN201210206327.5A CN201210206327A CN103515210A CN 103515210 A CN103515210 A CN 103515210A CN 201210206327 A CN201210206327 A CN 201210206327A CN 103515210 A CN103515210 A CN 103515210A
Authority
CN
China
Prior art keywords
trap
layer
side wall
district
district side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210206327.5A
Other languages
English (en)
Other versions
CN103515210B (zh
Inventor
韦庆松
韩秋华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210206327.5A priority Critical patent/CN103515210B/zh
Publication of CN103515210A publication Critical patent/CN103515210A/zh
Application granted granted Critical
Publication of CN103515210B publication Critical patent/CN103515210B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种后栅极工艺晶体管及其形成方法,采用先形成第一N区侧墙,接着形成硅锗层,再形成第一P区侧墙的方法,不需要形成缓冲氧化层,避免了现有工艺中采用两次湿法刻蚀工艺进行清洗,从而对侧墙影响极大(侧墙高度消耗较大)的问题,即避免了栅极结构的多晶硅体块暴露出来。由此,能够使得形成源/漏极硅化物层时,栅极结构的多晶硅体块不被影响,即避免了多晶硅体块上形成硅聚合残余物而影响器件的性能,大大的提高了制造工艺的精密度和有效性。

Description

一种后栅极工艺晶体管及其形成方法
技术领域
本发明涉及集成电路制造领域,特别涉及一种后栅极工艺晶体管及其形成方法。
背景技术
随着晶体管尺寸的不断缩小,HKMG(高K绝缘层+金属栅极)技术几乎已经成为45nm以下级别制程的必备技术。不过在采用HKMG技术制造晶体管的工艺方面,业内却存在两大意见,分别是Gate-first(先栅极)工艺流派和Gate-last(后栅极)工艺流派。
一般来说使用Gate-last工艺在制造过程中的蚀刻过程会遇到一些难题。如图1~图5所示,其为现有的后栅极工艺晶体管形成方法的主要过程示意图。请参考图1,在衬底100'中形成N阱100a'和P阱100b',在所述N阱100a'和P阱100b'交接处形成浅沟道隔离105',在所述N阱100a'上形成一个或多个PMOS元件,所述P阱100b'上形成一个或多个NMOS元件,所述PMOS元件和NMOS元件均包括:栅极结构102',紧靠栅极结构102'两侧的侧墙101',其中所述栅极结构102'包括多晶硅体块103'和氮化硅体块104',所述侧墙101'的高度大于所述多晶硅体块103'的高度。
请参考图2,形成缓冲氧化层200',所述缓冲氧化层200'覆盖所述衬底100'、PMOS元件和NMOS元件。之后在P阱100b'上形成光阻层201',所述光阻层201'覆盖所述NMOS元件。
接着,如图3所示,刻蚀所述N阱100a'形成沟槽300',所述沟槽300'位于相邻两个PMOS元件之间。
接着,如图4所示,经第一次湿法刻蚀工艺去除所述光阻层并清洗沟槽,之后在沟槽内形成硅锗层400',此时,PMOS元件的侧墙将会受到影响,其相比NMOS元件的侧墙会出现一个高度差401'。之后,采用第二次湿法刻蚀工艺去除所述P阱100b'上的缓冲氧化层及清洗以去除N阱100a'上所残留的缓冲氧化层,请参考图5,第二次湿法刻蚀工艺将进一步侵蚀PMOS元件的侧墙,形成更大的高度差500'。经上述两次刻蚀,PMOS元件的侧墙将暴露出多晶硅体块103'。
然而,在后栅极工艺晶体管的制造工艺中,侧墙是用来保护多晶硅体块以免在后续形成源/漏极硅化物层(如硅锗层、硅镍层等)时源/漏极硅化物与多晶硅体块结合。上述两次刻蚀工艺显然的影响了或者破坏了侧墙所起到的作用。如图6所示,在刻蚀工艺后在硅锗层300'上形成源/漏极硅化物600',此时,多晶硅体块103'远离衬底的两个角处很容易形成硅聚合残余物601',所述聚合物601'是不能够经现有工艺去除,那么这将对生产工艺产生巨大的影响,不能够产生出合适的器件。
发明内容
本发明的目的在于提供一种后栅极工艺晶体管及其形成方法,以解决现有技术中侧墙受到破坏而产生硅聚合残余物的问题。
为解决上述技术问题,本发明提供一种后栅极工艺晶体管的形成方法,包括:
提供衬底;
在所述衬底中形成N阱和P阱,在所述N阱和P阱交接处形成浅沟道隔离,在所述N阱和P阱上均形成多个栅极结构;
形成第一侧墙材料层,所述第一侧墙材料层覆盖所述N阱、P阱、浅沟道隔离和栅极结构;
刻蚀所述N阱上的第一侧墙材料层,形成第一N区侧墙;
在所述N阱中形成硅锗层,所述硅锗层位于相邻两个栅极结构的相邻两个第一N区侧墙之间;
刻蚀所述P阱上的第一侧墙材料层,形成第一P区侧墙;
在所述N阱上的相邻两个栅极结构的相邻两个第一N区侧墙之间形成源/漏极硅化物层。
进一步的,对于所述的后栅极工艺晶体管的形成方法,所述栅极结构包括多晶硅体块及位于所述多晶硅体块上的氮化硅体块。
进一步的,对于所述的后栅极工艺晶体管的形成方法,形成栅极结构的工艺包括如下步骤:
在所述衬底上形成多晶硅层;
在所述多晶硅层上形成掩膜层;
刻蚀所述掩膜层形成氮化硅体块;
刻蚀所述多晶硅层形成多晶硅体块。
进一步的,对于所述的后栅极工艺晶体管的形成方法,形成硅锗层的工艺包括如下步骤:
刻蚀所述N阱形成沟槽,所述沟槽位于相邻两个栅极结构之间;
在所述沟槽内沉积硅锗形成硅锗层。
进一步的,对于所述的后栅极工艺晶体管的形成方法,所述第一侧墙材料层包括:
第一氧化层和第一氮化硅层,所述第一氮化硅层覆盖所述第一氧化层。
进一步的,对于所述的后栅极工艺晶体管的形成方法,在形成第一侧墙材料层之后,形成第一N区侧墙之前,还包括如下步骤:
形成第一光阻层,所述第一光阻层覆盖P阱上的第一侧墙材料层。
进一步的,对于所述的后栅极工艺晶体管的形成方法,在形成硅锗层之后,形成第一P区侧墙之前,包括如下步骤:
去除所述第一光阻层;
形成第二光阻层,所述第二光阻层覆盖包括所述N阱、硅锗层、第一N区侧墙和N阱上的栅极结构。
进一步的,对于所述的后栅极工艺晶体管的形成方法,形成第一P区侧墙之后,形成源/漏极硅化物层之前,包括如下工艺步骤:
去除所述第二光阻层;
形成第二侧墙材料层,所述第二侧墙材料层覆盖所述N阱、P阱、浅沟道隔离、栅极结构、第一N区侧墙和第一P区侧墙;
刻蚀所述第二侧墙材料层形成第二N区侧墙和第二P区侧墙,所述第二N区侧墙紧靠第一N区侧墙,所述第二P区侧墙紧靠第一P区侧墙;。
进一步的,对于所述的后栅极工艺晶体管的形成方法,所述第二侧墙材料层包括:
第二氧化层和第二氮化硅层,所述第二氮化硅层覆盖所述第二氧化层。
本发明提供一种如上述方法制得的后栅极工艺晶体管,包括:
衬底,所述衬底包括N阱和P阱;
位于所述N阱和P阱交接处的浅沟道隔离;
形成于所述N阱和P阱上的多个栅极结构;
紧靠所述N阱上栅极结构的第一N区侧墙;
位于所述N阱中且位于相邻两个栅极结构的相邻两个第一N区侧墙之间的硅锗层;
位于所述N阱上的相邻两个栅极结构的相邻两个第一N区侧墙之间的源/漏极硅化物层;
紧靠所述P阱上栅极结构的第一P区侧墙。
进一步的,对于所述的后栅极工艺晶体管,还包括:紧靠所述第一N区侧墙的第二N区侧墙,紧靠所述第一P区侧墙的第二P区侧墙。
进一步的,对于所述的后栅极工艺晶体管,所述源/漏极硅化物层位于紧靠所述相邻两个第一N区侧墙的相邻两个第二N区侧墙之间。
与现有技术相比,在本发明提供的后栅极工艺晶体管及其形成方法中,采用先形成第一N区侧墙,接着形成硅锗层,再形成第一P区侧墙的方法,不需要形成缓冲氧化层,避免了现有工艺中采用两次湿法刻蚀工艺进行清洗,从而对侧墙影响极大(侧墙高度消耗较大)的问题,即避免了栅极结构的多晶硅体块暴露出来。由此,能够使得形成源/漏极硅化物层时,栅极结构的多晶硅体块不被影响,即避免了多晶硅体块上形成硅聚合残余物而影响器件的性能,大大的提高了制造工艺的精密度和有效性。
附图说明
图1~图6为现有工艺形成后栅极工艺晶体管的过程示意图;
图7~图19为本发明实施例形成后栅极工艺晶体管的过程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提供的后栅极工艺晶体管的形成方法作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式,仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图7,提供衬底700,例如硅衬底,绝缘体上硅(SOI)等,所述衬底包括高K介质层。接着,如图8所示,对半导体衬底700进行掺杂,形成N阱800和P阱801;在所述N阱800和P阱801交接处形成浅沟道隔离(STI)802。其中,所述N阱800经五价离子掺杂物掺杂形成,包括磷、砷、锑等的一种或多种;所述P阱801经三价离子掺杂物掺杂形成,包括硼、镓、铟、铊等的一种或多种。上述N阱800、P阱801及浅沟道隔离802可经现有任何工艺形成。相应的,N阱800(P阱801)及其上区域记为N区800'(P区801'),这包涵后续形成于其上的各层(各结构)。
请参考图9,形成多晶硅层900和掩膜层901,可经化学气相沉积工艺(CVD)形成,所述掩膜层901可以为氮化硅(SiN)层。优选的,采用光刻工艺在掩膜层901上形成一光阻层(未示出)。之后以光阻层为掩膜,刻蚀掩膜层901形成氮化硅体块,暴露出部分多晶硅层900。去除光阻层,刻蚀多晶硅层900形成多晶硅体块(poly),即如图10所示,形成栅极结构1000,所述栅极结构1000包括位于衬底700上的多晶硅体块1001和位于所述多晶硅体块1001上的氮化硅体块1002。所述栅极结构1000位于所述浅沟道隔离802两侧,其中,所述N阱801和P阱802上形成一个或多个栅极结构1000,所述栅极结构1000间的距离可以不同。
请参考图11,在所述衬底700上形成第一侧墙材料层1100,所述第一侧墙材料层1100覆盖所述栅极结构1000,具体的,第一侧墙材料层1100覆盖N阱800、P阱801、浅沟道隔离802及栅极结构1000。其中,所述第一侧墙材料层1100包括第一氧化层1101和第一氮化硅层1102,所述第一氮化硅层1102覆盖所述第一氧化层1101,所述第一侧墙材料层1100可以由化学气相沉积工艺形成。
接着,请参考图12,采用光刻工艺在位于P区801′中的第一侧墙材料层1100上形成第一光阻层1200,即所述第一光阻层1200覆盖P区801'中的第一氮化硅层1102。
请参考图13,以所述第一光阻层1200为掩膜,采用干法刻蚀和/或湿法刻蚀工艺刻蚀所述N区800'中第一氮化硅层和第一氧化层,形成紧靠所述栅极结构1000的第一N区侧墙1300,所述第一N区侧墙1300包括L型第一氧化层1101'和D型第一氮化硅层1102'。接着,在N阱800内经刻蚀工艺形成沟槽1301,所述沟槽1301位于N区800'的相邻两个栅极1000的相邻两个第一N区侧墙1300之间。需要说明的是,所述沟槽1301不止一个,且由于所述栅极结构1000间的距离可能不同,所述沟槽1301的宽度也会不同,图13并未示出。
请参考图14,在所述沟槽内沉积硅锗形成硅锗层1400,所述硅锗层1400位于相邻两个栅极结构的相邻两个第一N区侧墙1300之间。具体的,可采用化学气相沉积工艺或炉管工艺形成所述硅锗层1400;接着,去除所述第一光阻层并进行清洗,此时,由于刻蚀工艺的影响,所述N区800'上的第一N区侧墙1300的高度下降,相比刻蚀之前具有高度差1401。
请参考图15,采用光刻工艺在N阱800上形成第二光阻层1500,所述第二光阻层1500覆盖所述N阱800、硅锗层1400、第一N区侧墙1300和N阱800上的栅极结构1000,接着,刻蚀所述P阱上的第一氮化硅层和第一氧化层形成第一P区侧墙1501,所述第一P区侧墙1501包括L型第一氧化层1101'a和D型第一氮化硅层1102'a(此处与第一N区侧墙的L型第一氧化层和D型第一氮化硅层相同,标号不同仅为了区别位于N区或P区)。
如图16所示,刻蚀去除第二光阻层,在图16中可见,刻蚀去除第二光阻层后,所述P区801'上的第一P区侧墙1501的高度下降,相比刻蚀之前具有高度差1600,然而比现有工艺两次刻蚀所引起的高度差要小得多,能够覆盖多晶硅体块1001。
进一步的,请参考图17,形成第二侧墙材料层1700,所述第二侧墙材料层1700覆盖所述栅极结构,具体的,第二侧墙材料层1700覆盖N阱800、P阱801、浅沟道隔离802、栅极结构1000、第一N区侧墙1300和第一P区侧墙1501。其中,所述第二侧墙材料层1700包括第二氧化层1701和第二氮化硅层1702,所述第二氮化硅层1702覆盖所述第二氧化层1701,所述第二侧墙材料层1700可以由化学气相沉积工艺形成。
请参考图18,刻蚀所述第二侧墙材料层的第二氮化硅层和第二氧化层形成位于N区800'的第二N区侧墙1800和位于P区801'的第二P区侧墙1801。其中,第二N区侧墙1800包括覆盖第一N区侧墙1300的第二氧化层1701'和紧靠第二氧化层1701'的第二氮化硅层1702',第二P区侧墙1801包括覆盖第一P区侧墙1501的第二氧化层1701'a和紧靠第二氧化层1701'a的第二氮化硅层1702'a(此处与第二N区侧墙的结构与第二P区侧墙的结构相同,标号不同仅为了区别位于N区或P区)。
本发明第二侧墙(第二N区侧墙和第二P区侧墙)有效的增加了第一侧墙(第一N区侧墙和第一P区侧墙)的高度,进一步保证了器件中侧墙的保护作用,使得最终形成的侧墙质量佳,避免了侧墙变低而在多晶硅体块上形成硅聚合残余物而对器件产生不良影响的问题。
第二N区侧墙与第二P区侧墙形成后,本发明后栅极工艺晶体管的PMOS元件和NMOS元件主要工艺完成,其中,所述PMOS元件/NMOS元件包括:栅极结构1000,第一N区侧墙1300/第一P区侧墙1501和第二N区侧墙1800/第二P区侧墙1801。本发明亦需形成源/漏极区域,可采用现有工序形成,此处不做赘述。
请参考图19,在所述N阱800上的相邻两个栅极结构1000之间的相邻两个第二N区侧墙1800之间形成源/漏极硅化物层1900。
上述实施例提供的后栅极工艺晶体管及其形成方法中,采用先形成第一N区侧墙,接着形成硅锗层,再形成第一P区侧墙的方法,不需要形成缓冲氧化层,避免了现有工艺中采用两次湿法刻蚀工艺进行清洗,从而对侧墙影响极大(侧墙高度消耗较大)的问题,即避免了栅极结构的多晶硅体块暴露出来。由此,能够使得形成源/漏极硅化物层时,栅极结构的多晶硅体块不被影响,即避免了多晶硅体块上形成硅聚合残余物而影响器件的性能,大大的提高了制造工艺的精密度和有效性。
显然,本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包括这些改动和变型在内。

Claims (12)

1.一种后栅极工艺晶体管的形成方法,其特征在于,包括:
提供衬底;
在所述衬底中形成N阱和P阱,在所述N阱和P阱交接处形成浅沟道隔离,在所述N阱和P阱上均形成多个栅极结构;
形成第一侧墙材料层,所述第一侧墙材料层覆盖所述N阱、P阱、浅沟道隔离和栅极结构;
刻蚀所述N阱上的第一侧墙材料层,形成第一N区侧墙;
在所述N阱中形成硅锗层,所述硅锗层位于相邻两个栅极结构的相邻两个第一N区侧墙之间;
刻蚀所述P阱上的第一侧墙材料层,形成第一P区侧墙;
在所述N阱上的相邻两个栅极结构的相邻两个第一N区侧墙之间形成源/漏极硅化物层。
2.如权利要求1所述的后栅极工艺晶体管的形成方法,其特征在于,所述栅极结构包括多晶硅体块及位于所述多晶硅体块上的氮化硅体块。
3.如权利要求2所述的后栅极工艺晶体管的形成方法,其特征在于,形成栅极结构的工艺包括如下步骤:
在所述衬底上形成多晶硅层;
在所述多晶硅层上形成掩膜层;
刻蚀所述掩膜层形成氮化硅体块;
刻蚀所述多晶硅层形成多晶硅体块。
4.如权利要求1所述的后栅极工艺晶体管的形成方法,其特征在于,形成硅锗层的工艺包括如下步骤:
刻蚀所述N阱形成沟槽,所述沟槽位于相邻两个栅极结构之间;
在所述沟槽内沉积硅锗形成硅锗层。
5.如权利要求1所述的后栅极工艺晶体管的形成方法,其特征在于,所述第一侧墙材料层包括:
第一氧化层和第一氮化硅层,所述第一氮化硅层覆盖所述第一氧化层。
6.如权利要求5所述的后栅极工艺晶体管的形成方法,其特征在于,在形成第一侧墙材料层之后,形成第一N区侧墙之前,还包括如下步骤:
形成第一光阻层,所述第一光阻层覆盖P阱上的第一侧墙材料层。
7.如权利要求6所述的后栅极工艺晶体管的形成方法,其特征在于,在形成硅锗层之后,形成第一P区侧墙之前,包括如下步骤:
去除所述第一光阻层;
形成第二光阻层,所述第二光阻层覆盖包括所述N阱、硅锗层、第一N区侧墙和N阱上的栅极结构。
8.如权利要求7所述的后栅极工艺晶体管的形成方法,其特征在于,形成第一P区侧墙之后,形成源/漏极硅化物层之前,包括如下工艺步骤:
去除所述第二光阻层;
形成第二侧墙材料层,所述第二侧墙材料层覆盖所述N阱、P阱、浅沟道隔离、栅极结构、第一N区侧墙和第一P区侧墙;
刻蚀所述第二侧墙材料层形成第二N区侧墙和第二P区侧墙,所述第二N区侧墙紧靠第一N区侧墙,所述第二P区侧墙紧靠第一P区侧墙。
9.如权利要求8所述的后栅极工艺晶体管的形成方法,其特征在于,所述第二侧墙材料层包括:
第二氧化层和第二氮化硅层,所述第二氮化硅层覆盖所述第二氧化层。
10.一种如权利要求1~9所制得的后栅极工艺晶体管,其特征在于,包括:
衬底,所述衬底包括N阱和P阱;
位于所述N阱和P阱交接处的浅沟道隔离;
形成于所述N阱和P阱上的多个栅极结构;
紧靠所述N阱上栅极结构的第一N区侧墙;
位于所述N阱中且位于相邻两个栅极结构的相邻两个第一N区侧墙之间的硅锗层;
位于所述N阱上的相邻两个栅极结构的相邻两个第一N区侧墙之间的源/漏极硅化物层;
紧靠所述P阱上栅极结构的第一P区侧墙。
11.如权利要求10所述的后栅极工艺晶体管,其特征在于,还包括:紧靠所述第一N区侧墙的第二N区侧墙,紧靠所述第一P区侧墙的第二P区侧墙。
12.如权利要求11所述的后栅极工艺晶体管,其特征在于,所述源/漏极硅化物层位于紧靠所述相邻两个第一N区侧墙的相邻两个第二N区侧墙之间。
CN201210206327.5A 2012-06-20 2012-06-20 一种后栅极工艺晶体管及其形成方法 Active CN103515210B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210206327.5A CN103515210B (zh) 2012-06-20 2012-06-20 一种后栅极工艺晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210206327.5A CN103515210B (zh) 2012-06-20 2012-06-20 一种后栅极工艺晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN103515210A true CN103515210A (zh) 2014-01-15
CN103515210B CN103515210B (zh) 2016-03-23

Family

ID=49897743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210206327.5A Active CN103515210B (zh) 2012-06-20 2012-06-20 一种后栅极工艺晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN103515210B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742248A (zh) * 2014-12-09 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990235A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109300790A (zh) * 2017-07-24 2019-02-01 格芯公司 具有牺牲多晶硅层的接触蚀刻停止层
CN110620084A (zh) * 2019-08-29 2019-12-27 上海华力微电子有限公司 半导体器件的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1805144A (zh) * 2005-01-11 2006-07-19 富士通株式会社 半导体集成电路及其制造工艺
US20100244155A1 (en) * 2009-03-31 2010-09-30 Richard Carter Maintaining integrity of a high-k gate stack by an offset spacer used to determine an offset of a strain-inducing semiconductor alloy
US8067281B1 (en) * 2010-07-05 2011-11-29 United Microelectronics Corp. Method of fabricating complementary metal-oxide-semiconductor (CMOS) Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1805144A (zh) * 2005-01-11 2006-07-19 富士通株式会社 半导体集成电路及其制造工艺
US20100244155A1 (en) * 2009-03-31 2010-09-30 Richard Carter Maintaining integrity of a high-k gate stack by an offset spacer used to determine an offset of a strain-inducing semiconductor alloy
US8067281B1 (en) * 2010-07-05 2011-11-29 United Microelectronics Corp. Method of fabricating complementary metal-oxide-semiconductor (CMOS) Device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742248A (zh) * 2014-12-09 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990235A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109300790A (zh) * 2017-07-24 2019-02-01 格芯公司 具有牺牲多晶硅层的接触蚀刻停止层
CN109300790B (zh) * 2017-07-24 2021-11-02 格芯(美国)集成电路科技有限公司 具有牺牲多晶硅层的接触蚀刻停止层
CN110620084A (zh) * 2019-08-29 2019-12-27 上海华力微电子有限公司 半导体器件的形成方法
CN110620084B (zh) * 2019-08-29 2022-04-08 上海华力微电子有限公司 半导体器件的形成方法

Also Published As

Publication number Publication date
CN103515210B (zh) 2016-03-23

Similar Documents

Publication Publication Date Title
US9129986B2 (en) Spacer chamfering for a replacement metal gate device
US9305846B2 (en) Device isolation in FinFET CMOS
US9293587B2 (en) Forming embedded source and drain regions to prevent bottom leakage in a dielectrically isolated fin field effect transistor (FinFET) device
CN103715258A (zh) 用于半导体器件的源极/漏极堆叠件压力源
CN104022064A (zh) 于集成电路产品的不同结构上形成不对称间隔件的方法
CN105990239A (zh) 半导体元件及其制作方法
CN105097649A (zh) 半导体结构的形成方法
US20160035728A1 (en) Retrograde doped layer for device isolation
US20140199845A1 (en) Selective removal of gate structure sidewall(s) to facilitate sidewall spacer protection
CN103515210A (zh) 一种后栅极工艺晶体管及其形成方法
CN103165428B (zh) 制作半导体器件的方法
US9224656B2 (en) Method of CMOS manufacturing utilizing multi-layer epitaxial hardmask films for improved gate spacer control
US9048108B2 (en) Integrated circuit with on chip planar diode and CMOS devices
US20160086952A1 (en) Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device
US9437740B2 (en) Epitaxially forming a set of fins in a semiconductor device
CN103377928A (zh) 半导体结构的形成方法、晶体管的形成方法
CN103515205B (zh) 一种FinFET沟道掺杂方法
CN104362096A (zh) SiGe源漏MOS器件制造方法
CN101930940B (zh) 一种半导体浅沟槽隔离方法
CN103515317B (zh) 一种cmos器件及其形成方法
CN102194684B (zh) 栅极介质层制造方法
CN103247530B (zh) 一种半导体器件的制作方法
CN105336611A (zh) 一种FinFET器件的制作方法
CN101783323B (zh) Cmos晶体管及其制作方法
CN101783324B (zh) Cmos晶体管及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant