CN103715258A - 用于半导体器件的源极/漏极堆叠件压力源 - Google Patents
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Abstract
本发明提供半导体器件。该器件包括衬底，通过第一半导体材料形成的鳍结构，位于鳍的一部分上的栅极区，在衬底上且通过栅极区隔开的源极区和漏极区，以及在源极区和漏极区上的源极/漏极堆叠件。源极/漏极堆叠件的下部通过第二半导体材料形成并且接触栅极区中鳍的下部。源极/漏极堆叠件的上部通过第三半导体材料形成并且接触栅极区中鳍的上部。本发明还提供一种用于半导体器件的源极/漏极堆叠件压力源。
Description
技术领域
本发明总体涉及半导体领域，更具体地涉及一种用于半导体器件的源极/漏极堆叠件压力源。
背景技术
半导体集成电路(IC)产业经历指数式增长。在IC材料和设计方面的技术改进产生了数代IC，其中每一代都比先前的具有更小且更复杂的电路。在IC进展的过程中，功能密度(即，平均每芯片面积上互连器件的数目)通常增加，而几何尺寸(即，使用制造工艺能够制造的最小的部件(或线))减小。这种按比例缩小工艺通常提供提高生产效率和降低相关成本的益处。
这样的按比例缩小工艺还增大了加工和制造IC的复杂性，为了实现这些改进，需要在IC加工和制造方面类似的发展。例如，引进诸如鳍式场效应晶体管(FinFET)的三维晶体管以取代平面晶体管。尽管目前的FinFET器件和制造FinFET器件的方法足以实现预期的目的，但是它们并不能在各方面都尽如人意。例如，引入对FinFET器件的栅极沟道的压力增加了挑战。期望在这个领域内有所改进。
发明内容
根据本发明的第一方面，提供一种半导体器件，包括：衬底；鳍，通过具有第一晶格常数的第一半导体材料在所述衬底上形成；栅极区，形成在位于所述衬底上的所述鳍的一部分上；源极区和漏极区，在所述衬底上并通过所述栅极区隔开；源极/漏极堆叠件，具有厚度(T)且位于所述源极区和漏极区上；第二半导体材料，具有第二晶格常数，所述第二半导体材料作为所述源极/漏极堆叠件的底部并且接触所述栅极区中的所述鳍的下部，其中所述第二晶格常数基本上小于所述第一晶格常数；以及第三半导体材料，具有第三晶格常数和厚度(t)，所述第三半导体材料在所述第二半导体材料的顶部上作为所述源极/漏极堆叠件的上部并且接触所述栅极区中的所述鳍的上部，其中所述第三晶格常数大于或者等于所述第一晶格常数。
优选地，所述鳍的第一半导体材料包括外延生长材料。
优选地，所述源极/漏极堆叠件的底部的第二半导体材料包括外延生长材料。
优选地，所述源极/漏极堆叠件的上部的第三半导体材料包括外延生长材料。
优选地，所述第二晶格常数在约5.526至约5.549的范围内。
优选地，所述第三晶格常数在约5.645至约5.658的范围内。
优选地，t与T的厚度比在约0.1至约0.8的范围内。
优选地，所述鳍是锗(Ge)鳍，而所述源极/漏极堆叠件由Ge顶部上的硅锗(SiGe)形成。
优选地，所述鳍是具有第一晶格常数的硅锗(SiGe)鳍，而所述源极/漏极堆叠件是具有第三晶格常数的另一SiGe位于具有第二晶格常数的又一SiGe之上。
优选地，所述第三晶格常数基本上大于所述第二晶格常数。
优选地，所述第三晶格常数大于或者等于所述第一晶格常数。
根据本发明的第二方面，提供一种半导体器件，包括：衬底，具有第一鳍；第二鳍，位于所述第一鳍的顶部上并通过外延生长锗(Ge)形成；栅极区，形成在所述第二鳍的一部分上；源极区和漏极区，在所述衬底上并通过所述栅极区隔开；源极/漏极堆叠件，具有厚度(T)且位于所述栅极区中第二Ge鳍旁边的所述源极区和所述漏极区上；外延生长硅锗(SiGe)，作为所述源极/漏极堆叠件的底部并且接触所述第二Ge鳍的下部；以及外延生长Ge，具有厚度(t)、位于所述SiGe的顶部上作为所述源极/漏极堆叠件的上部并且接触所述栅极区中的所述第二Ge鳍的上部。
优选地，所述SiGe的Ge组分的原子百分比在约0.45至约0.55的范围内。
优选地，t与T的比值在约0.1至约0.8的范围内。
根据本发明的第三方面，提供一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：提供衬底，所述衬底具有第一鳍和位于所述第一鳍之间的隔离区；使所述第一鳍凹进；外延生长具有第一晶格常数的第一半导体材料以在凹进的所述第一鳍上形成第二鳍；在所述第二鳍的一部分上形成伪栅极堆叠件，其中所述第二鳍的这一部分被限定为栅极区；使所述第二鳍位于所述伪栅极堆叠件旁边的一部分凹进以形成源极/漏极区；在所述源极/漏极区中外延生长具有第二晶格常数的第二半导体材料，以形成源极/漏极堆叠件的下部并且接触所述栅极区中的所述第二鳍的下部，其中所述第二晶格常数基本上小于所述第一晶格常数；以及在所述源极/漏极区中外延生长具有第三晶格常数的第三半导体材料，以形成源极/漏极堆叠件的上部并且接触所述栅极区中的所述第二鳍的上部，其中所述第三晶格常数基本上大于所述第二晶格常数。
优选地，所述第一晶格常数在约5.645至约5.658的范围内。
优选地，所述第二晶格常数在约5.526至约5.549的范围内。
优选地，所述第三晶格常数大于或者等于所述第一晶格常数。
优选地，所述第三半导体材料与所述源极/漏极堆叠件的厚度比在约0.1至0.8的范围内。
优选地，用于制造鳍式场效应晶体管(FinFET)器件的方法进一步包括：去除所述伪栅极堆叠件以形成栅极沟槽；以及在所述栅极沟槽中形成高k/金属栅极。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的各方面用于制造FinFET器件的方法实例的流程图；
图2至图5是根据图1的方法处于制造各阶段中FinFET器件实例的截面图；
图6是根据本发明的各方面FinFET器件的侧透视图；
图7至图10是沿图6中线A-A的FinFET器件的截面图。
具体实施方式
为实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定。例如，在下面的描述中，第一部件形成在第二部件上或者上方可以包括第一和第二部件以直接接触形成的实施例，并且也可以包括可以形成介入第一和第二部件之间的额外的部件，使得第一和第二部件不直接接触的实施例。此外，本发明在各个实例中可以重复参考编号和/或字母。这种重复是为了简明和清楚的目的，并且其本身并不规定所论述的各种实施例和/或配置之间的关系。
本发明针对但并不限于FinFET器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，其包含P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开内容将继续用FinFET实例来阐述本发明的各种实施例。然而，应该理解，除非特别说明，本申请不应限于特定类型的器件。
图1是根据本发明的方面的用于制造FinFET器件200的方法100的流程图。图2至图10是根据图1的方法100处于制造各阶段中FinFET器件200的视图。参考图1至图10共同描述了方法100和FinFET器件200。应该理解，可以在方法100之前、期间以及之后提供额外的步骤，并且对于该方法的其他实施例可以取代或排除所描述的一些步骤。
参考图1和图2，方法100开始于步骤102，提供衬底210。衬底210可以是体硅衬底。可选地，衬底210可以包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或者这些的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造SOI衬底。
一些示例性的衬底210还包括绝缘层。绝缘层包括任何合适的材料，包含氧化硅、蓝宝石和/或这些的组合。示例性的绝缘层可以是埋氧层(BOX)。通过诸如注入(例如，SIMOX)、氧化、沉积和/或其他合适工艺的任何合适的工艺来形成绝缘体。在一些示例性FinFET前体中，绝缘层是绝缘体上硅衬底的组成部分(例如层)。
取决于本领域中已知的设计要求，衬底210可以包括各种掺杂区。掺杂区可以是：掺杂诸如硼或者BF2的p型掺杂物；诸如磷或砷的n型掺杂物；或者这些的组合。掺杂区可以直接形成在衬底210上、P阱结构中、N阱结构中、双阱结构中或者使用凸起结构。衬底210可以进一步包括各种有源区，诸如配置用于N型金属氧化物半导体晶体管器件的区和配置用于P型金属氧化物半导体晶体管器件的区。
第一鳍220形成在衬底210上。在一些实施例中，衬底210包括一个以上的第一鳍220。第一鳍220通过包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成。示例性的光刻工艺包括形成覆盖在衬底(例如，在硅层上)上方的光刻胶层(光刻胶)，将光刻胶暴露于图案，实施曝光后烘焙工艺，以及显影光刻胶以形成包含光刻胶的掩蔽元件。然后使用掩蔽元件蚀刻鳍结构至衬底210中。使用反应离子蚀刻(RIE)工艺和/或其他合适的工艺蚀刻未被掩蔽元件保护的区域。在一个实例中，通过图案化和蚀刻硅衬底210的一部分来形成第一鳍220。在另一实例中，通过图案化和蚀刻沉积覆在绝缘层上方的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠的上部硅层)来形成第一鳍220。作为对传统光刻的替换，可以通过双图案化光刻(DPL)工艺来形成第一鳍220。DPL是通过在衬底上将图案分成两个交叉的图案来形成图案的方法。DPL允许增大部件(例如，鳍)的密度。各种DPL方法包括：双重曝光(例如，使用两个掩模组)，形成邻近于部件的间隔件并且去除该部件以提供间隔件的图案，光刻胶冻结和/或其他合适的工艺。应该理解，可以以相似的方式形成多个平行的第一鳍220。
各种隔离区230形成在衬底210上以隔离有源区。例如，隔离区230将第一鳍220隔开。可以使用诸如浅沟槽隔离(STI)的传统隔离技术形成隔离区230以限定和电隔离各种区。隔离区230包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或者这些的组合。通过任何合适的工艺形成隔离区230。作为一个实例，STI的形成包括光刻工艺，在衬底中蚀刻(例如，通过使用干蚀刻和/或湿蚀刻)沟槽以及用一种或多种介电材料填充(例如，使用化学汽相沉积工艺)该沟槽。如同本实施例，沟槽可以是部分填充，其中余留在沟槽之间的衬底形成鳍结构。在一些实例中，所填充的沟槽可以具有多层结构，诸如用氮化硅或者氧化硅填充的热氧化衬层。在一个实施例中，实施化学机械抛光(CMP)工艺以去除过量的介电材料并且平坦化隔离区230的顶面与第一鳍220的顶面。
参考图1和图3，方法100继续步骤104，使第一鳍220凹进以形成凹槽310。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或这些的组合。凹进工艺还可以包括选择性湿蚀刻或者选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或者其他合适的溶液。干蚀刻和湿蚀刻工艺具有可以调整的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速以及其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四乙基氢氧化铵)、其他合适的湿蚀刻溶液或者这些的组合。干蚀刻工艺包括使用以氯为基础的化学制品的偏置等离子蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。还可以使用如DRIE(深反应离子蚀刻)的机制各向异性地实施干蚀刻。
参考图1和图4，方法100继续步骤106，在凹进的第一鳍220的顶部上沉积第一半导体材料层320并且填充在凹槽310中。可以通过外延生长工艺沉积第一半导体材料层320。第一半导体材料层320可以由诸如锗(Ge)或硅(Si)的单元素半导体材料；诸如砷化镓(GaAs)、砷镓化铝(AlGaAs)的化合物半导体材料；或者诸如硅锗(SiGe)、镓砷磷(GaAsP)的半导体合金的材料形成。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD)、分子束外延和/或其他合适的工艺。
在一个实施例中，第一半导体材料层320包括Ge的外延生长材料。在另一实施例中，第一半导体材料层320包括Si1-xGex的外延生长材料，其中x表示Ge的原子百分比组成。Ge在SiGe层320中的组成比可以通过诸如压力、气体流量、第一温度的外延生长工艺条件来控制。此外，可以实施CMP工艺以去除过量的半导体材料层320并且平坦化半导体材料层320的顶面与隔离区230的顶面。
参考图1和图5，方法100继续步骤108，使半导体材料层320周围的隔离区230凹进以暴露第一半导体材料层320的上部，从而在凹进的第一鳍220的顶部上形成第二鳍410。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或这些的组合。
参考图6，在一些实施例中，第二鳍410具有源极/漏极区412和栅极区413。在一些实施例中，一个源极/漏极区412是源极区，并且另一源极/漏极区412是漏极区。栅极区413设置在源极/漏极区412之间。
参考图1和图7，方法100继续步骤110，在栅极区413上方形成栅极堆叠件510并且沿着栅极堆叠件510形成侧壁间隔件520。在栅极最初工艺中，栅极堆叠件510可以是功能栅极的全部或一部分。相反，在栅极最后工艺中，栅极堆叠件510可以是伪栅极。在本实施例中，栅极堆叠件510是伪栅极。随后，在实施高温热处理工艺(诸如在源极/漏极形成期间的热处理工艺)之后通过高k(HK)和金属栅极(MG)来替代伪栅极堆叠件510。替代工艺可以包括去除伪栅极堆叠件以形成栅极沟槽以及在栅极沟槽中形成HK/MG。伪栅极堆叠件510可以包括介电层512，多晶硅层514。通过任何合适的工艺形成伪栅极堆叠件510。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的步骤来形成栅极堆叠件510。沉积工艺包括CVD、PVD、ALD、其他合适的方法和/或这些的组合。光刻图案化工艺包括光刻胶涂敷(例如旋涂式涂敷)、软烘、掩模对准、曝光、曝光后烘焙、光刻胶显影、清洗、干燥(例如，硬烘)、其他合适的工艺和/或这些的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。介电层512包括氧化硅、氮化硅或者任何其他合适的材料。
侧壁间隔件520可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或者这些的组合。侧壁间隔件520可以包括多层。侧壁间隔件520的典型形成方法包括：在栅极堆叠件510上方沉积介电材料然后各向异性地回蚀刻介电材料。回蚀刻工艺可以包括多级蚀刻以获得蚀刻选择性、灵活性以及期望的过蚀刻控制。
参考图1和图8，方法100继续步骤112，在源极/漏极区412中去除第二鳍410的至少一部分。通过干蚀刻工艺、湿蚀刻工艺和/或这些的组合来去除第二鳍410的该部分。
参考图1和图9，方法100继续步骤114，在源极/漏极区412中沉积第二半导体材料610以形成源极/漏极堆叠件630的下部。位于源极/漏极区412中第二半导体材料610的侧面通过位于栅极区413中的第一界面615与第二鳍410的下部接触。第二半导体材料层610可以包括Ge、Si、SiGe、GaAs、AlGaAs、GaAsP或者其他合适的半导体材料。可以通过外延工艺沉积第二半导体材料层610。
参考图1和图10，方法100继续步骤116，在位于源极/漏极区412中的第二半导体材料610上沉积第三半导体材料620以形成源极/漏极堆叠件630的上部。第三半导体材料620可以包括Ge、Si、SiGe、GaAs、AlGaAs、GaAsP或者其他合适的半导体材料。在很多方面，第三半导体材料620的形成与上述图9中相关的描述类似。位于源极/漏极区412中的第三半导体材料620的侧面通过位于栅极区413中的第二界面616与第二鳍410的上部接触。
再参考图10，在本实施例中，配置源极/漏极堆叠件630从而使得第三半导体620的晶格常数(指第三晶格常数)基本上大于第二半导体材料610的晶格常数(指第二晶格常数)；第三晶格常数等于或者大于第一半导体材料320的晶格常数(指第一晶格常数)。例如，第二半导体材料610是Si1-yGey，其中y表示Ge的原子百分比组成，并且第二晶格常数在5.526至5.549的范围内(通过使y在0.45至0.55范围内变化)；第三半导体材料620是与第一半导体材料320相同的材料Si1-xGex，并且第三晶格常数在5.645至5.658的范围内(通过使x在0.95至1.0范围内变化)。而且，在本实施例中，配置源极/漏极堆叠件630从而调整第三半导体620的厚度(t)与源极/漏极堆叠件的总厚度(T)的厚度比以满足诸如沟道迁移率的器件性能的标准。例如，厚度比在0.1至0.8的范围内。应该相信，与t和T的厚度比协同的第一、第二和第三晶格常数之中晶格常数错配的程度引起对于栅极区413中栅极沟槽的各种应力量级。因此，源极/漏极堆叠件630充当源极/漏极压力源。
FinFET器件200可以经历进一步的栅极替代工艺从而用高k(HK)/金属栅极(MG)替代伪栅极堆叠件510。FinFET器件200还可以经历进一步的CMOS或者MOS技术处理以形成本领域中已知的各种部件和区。例如，后续的工艺可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，被配置成连接FinFET器件200的各种部件或者结构。例如，多层互连包括诸如传统的通孔或者接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
可以在方法100之前、期间以及之后提供额外的步骤，并且对于该方法的其他实施例可以取代或者排除所描述的其中一些步骤。
综上所述，本发明提供具有源极/漏极堆叠件压力源的半导体器件，从而提供对于栅极沟道的有效的应力。通过选择源极/漏极堆叠件压力源的每一相关材料的晶格常数和厚度比，可以引起对于半导体器件栅极沟道的不同应力量级以提高器件性能。如果需要的话，源极/漏极堆叠件压力源还为使用能够承受更高热预算的材料提供灵活性。例如，代替使用锗锡(GeSn)，源极/漏极堆叠件压力源可以由SiGe形成，SiGe具有比GeSn基本上更高的熔融温度。
本发明提供具有源极/漏极堆叠件压力源的半导体器件的许多不同的实施例，提供了优于现有技术的一个或多个改进。半导体器件包括：衬底；通过具有第一晶格常数的第一半导体材料在衬底上形成的第一鳍结构；在衬底上的一部分鳍上形成的栅极区；在衬底上通过栅极区隔开的源极区和漏极区；在源极/漏极区上具有厚度(T)的源极/漏极堆叠件；具有第二晶格常数的第二半导体材料，其作为源极/漏极堆叠件的下部并且接触栅极区中所述鳍的下部。第二晶格常数基本上小于第一晶格常数。半导体器件还包括具有第三晶格常数和厚度(t)的第三半导体材料，其位于第二半导体材料上方作为源极/漏极堆叠件的上部并且接触栅极区中鳍的上部。第三晶格常数大于或者等于第一晶格常数。
在另一实施例中，FinFET器件包括：具有第一鳍的衬底；通过外延生长锗(Ge)位于第一鳍的顶部上的第二鳍；形成在第二Ge鳍的一部分上的栅极区；在衬底上通过栅极区隔开的源极区和漏极区；在源极/漏极区上具有厚度(T)的源极/漏极堆叠件，其位于栅极区中第二Ge鳍的旁边；外延生长硅锗(SiGe)，其作为源极/漏极堆叠件的底部并且接触第二Ge鳍的下部；以及位于SiGe的顶部上的外延生长Ge，其作为源极/漏极堆叠件的上部并且接触栅极区中第二Ge鳍的上部。
在又一实施例中，一种用于制造FinFET器件的方法包括：提供具有第一鳍和位于该第一鳍之间的隔离区的衬底；使第一鳍凹进；外延生长具有第一晶格常数的第一半导体材料以在凹进的第一鳍上形成第二鳍；在第二鳍的一部分上形成伪栅极堆叠件；使第二鳍的在伪栅极堆叠件旁边的另一部分凹进以形成源极/漏极区；在源极/漏极区中外延生长具有第二晶格常数的第二半导体材料以形成源极/漏极堆叠件的下部并且接触第二鳍的下部。第二晶格常数基本上小于第一晶格常数。该方法还包括：在源极/漏极区中外延生长具有第三晶格常数的第三半导体材料以形成源极/漏极堆叠件的上部并且接触第二鳍的上部。第三晶格常数基本上大于第二晶格常数。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的构思和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种半导体器件，包括：
衬底；
鳍，通过具有第一晶格常数的第一半导体材料在所述衬底上形成；
栅极区，形成在位于所述衬底上的所述鳍的一部分上；
源极区和漏极区，在所述衬底上并通过所述栅极区隔开；
源极/漏极堆叠件，具有厚度(T)且位于所述源极区和漏极区上；
第二半导体材料，具有第二晶格常数，所述第二半导体材料作为所述源极/漏极堆叠件的底部并且接触所述栅极区中的所述鳍的下部，其中所述第二晶格常数基本上小于所述第一晶格常数；以及
第三半导体材料，具有第三晶格常数和厚度(t)，所述第三半导体材料在所述第二半导体材料的顶部上作为所述源极/漏极堆叠件的上部并且接触所述栅极区中的所述鳍的上部，其中所述第三晶格常数大于或者等于所述第一晶格常数。
2.根据权利要求1所述的半导体器件，其中，所述鳍的第一半导体材料包括外延生长材料。
3.根据权利要求1所述的半导体器件，其中，所述源极/漏极堆叠件的底部的第二半导体材料包括外延生长材料。
4.根据权利要求1所述的半导体器件，其中，所述源极/漏极堆叠件的上部的第三半导体材料包括外延生长材料。
5.根据权利要求1所述的半导体器件，其中，所述第二晶格常数在约5.526至约5.549的范围内。
6.根据权利要求1所述的半导体器件，其中，所述第三晶格常数在约5.645至约5.658的范围内。
7.根据权利要求1所述的半导体器件，其中，t与T的厚度比在约0.1至约0.8的范围内。
8.根据权利要求1所述的半导体器件，其中，所述鳍是锗(Ge)鳍，而所述源极/漏极堆叠件由Ge顶部上的硅锗(SiGe)形成。
9.一种半导体器件，包括：
衬底，具有第一鳍；
第二鳍，位于所述第一鳍的顶部上并通过外延生长锗(Ge)形成；
栅极区，形成在所述第二鳍的一部分上；
源极区和漏极区，在所述衬底上并通过所述栅极区隔开；
源极/漏极堆叠件，具有厚度(T)且位于所述栅极区中第二Ge鳍旁边的所述源极区和所述漏极区上；
外延生长硅锗(SiGe)，作为所述源极/漏极堆叠件的底部并且接触所述第二Ge鳍的下部；以及
外延生长Ge，具有厚度(t)、位于所述SiGe的顶部上作为所述源极/漏极堆叠件的上部并且接触所述栅极区中的所述第二Ge鳍的上部。
10.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：
提供衬底，所述衬底具有第一鳍和位于所述第一鳍之间的隔离区；
使所述第一鳍凹进；
外延生长具有第一晶格常数的第一半导体材料以在凹进的所述第一鳍上形成第二鳍；
在所述第二鳍的一部分上形成伪栅极堆叠件，其中所述第二鳍的这一部分被限定为栅极区；
使所述第二鳍位于所述伪栅极堆叠件旁边的一部分凹进以形成源极/漏极区；
在所述源极/漏极区中外延生长具有第二晶格常数的第二半导体材料，以形成源极/漏极堆叠件的下部并且接触所述栅极区中的所述第二鳍的下部，其中所述第二晶格常数基本上小于所述第一晶格常数；以及
在所述源极/漏极区中外延生长具有第三晶格常数的第三半导体材料，以形成源极/漏极堆叠件的上部并且接触所述栅极区中的所述第二鳍的上部，其中所述第三晶格常数基本上大于所述第二晶格常数。
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