CN106373887B - 用于鳍场效晶体管元件的方法和结构 - Google Patents

用于鳍场效晶体管元件的方法和结构 Download PDF

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Abstract

本发明提供用于鳍场效晶体管元件的方法和结构。根据本发明的实施例的一方法包含在衬底上形成第一鳍结构和第二鳍结构，第一沟道位于第一和第二鳍结构之间。所述方法还包含在第一沟道内形成第一电介质层；凹陷第一电介质层以暴露第一鳍结构的一部分；在第一鳍结构的所述暴露部分上以及在第一沟道中凹陷的第一电介质层上形成第一封盖层；在第一沟道中的第一封盖层上形成第二电介质层，同时第一封盖层覆盖第一鳍结构的所述暴露部分；以及从第一鳍结构移除第一封盖层。

Description

用于鳍场效晶体管元件的方法和结构
技术领域
本发明涉及一种半导体结构，更具体地说，涉及一种用于鳍场效晶体管元件結構。
背景技术
半导体集成电路(IC)工业已经历了快速的发展。IC材料和设计的技术发展已生产了很多代IC，其每一代都具有比前一代更小且更复杂的电路。在IC演变过程中，功能密度(即，每个芯片区域中相互连接的元件的数量)在普遍增大，同时，几何尺寸(即，用制造工艺能够制作的最小部件(或线路))则有所减小。这种按比例缩小的工艺通常带来了提高生产效率且降低相关成本的有益效果。
这种按比例缩小已增加了IC工艺和制造的复杂性，并且，为实现这些改进，IC工艺和制造也需要类似的发展。例如，引入了三维晶体管，例如鳍状场效晶体管(FinFET)，以代替平面晶体管。此外，外延生长，例如锗化硅，也引入至晶体管。尽管现有的FinFET元件和制造FinFET元件的方法在其预期目的中已得到了足够的发展，但其在各方面还有待改进。例如，克服避免在形成隔离区期间在鳍结构上产生负面影响。
发明内容
本发明提供一种方法，其包含：在衬底上形成第一鳍结构和第二鳍结构，其中第一沟道位于所述第一和第二鳍结构之间；在所述第一沟道内形成第一电介质层；凹陷所述第一电介质层以暴露所述第一鳍结构的一部分；在所述第一鳍结构的所述暴露部分上以及在所述第一沟道中所述凹陷的第一电介质层上形成第一封盖层；在所述第一沟道中的所述第一封盖层上形成第二电介质层，同时所述第一封盖层覆盖所述第一鳍结构的所述暴露部分；以及从所述第一鳍结构移除所述第一封盖层。
本发明另提供一种方法，其包含：提供具有第一区域和第二区域的衬底；在所述第一区域中形成第一鳍结构和第二鳍结构，其中第一沟道位于所述第一和第二鳍结构之间；
在所述第二区域中形成第三鳍结构和第四鳍结构，其中第二沟道位于所述第三和第四鳍结构之间，其中所述第三鳍结构具有与所述第一鳍结构不同的材料；在所述第一和第二沟道中形成第一电介质层；在所述第一沟道中凹陷所述第一电介质层以暴露所述第一和第二鳍结构的一部分，并且在所述第二沟道中凹陷所述第一电介质层以暴露所述第三和第四鳍结构的一部分；在所述第三和第四鳍结构上形成第一封盖层；在所述第一鳍结构、所述第二鳍结构、所述第一封盖层、以及所述第一和第二沟道上形成第二封盖层；在所述第一和第二沟道中的所述第二封盖层上形成第二电介质层；以及从所述第一鳍结构、所述第二鳍结构和所述第一封盖层移除所述第二封盖层。
本发明另提供一种元件，其包含：第一鳍结构，所述第一鳍结构位于衬底的第一区域中，所述第一鳍结构包含：所述衬底的第一部分；电介质层，所述电介质层沉积在所述衬底的所述第一部分上并且与所述衬底的所述第一部分物理接触；以及第一半导体材料层，所述第一半导体材料层沉积在所述电介质层上并且与所述电介质层物理接触；第二鳍结构，所述第二鳍结构位于所述衬底的第二区域中，所述第二鳍结构包含：所述衬底的第二部分；第二半导体材料层，所述第二半导体材料层沉积在所述衬底的所述第二部分上并且与所述衬底的所述第二部分物理接触；以及第一封盖层，所述第一封盖层包覆所述第二半导体材料层；第一隔离结构，所述第一隔离结构设置在邻接于所述第一鳍结构的所述衬底中，所述第一隔离结构包含：第一电介质层；第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述电介质层物理接触；以及第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触；第二隔离结构，所述第二隔离结构设置在邻接于所述第二鳍结构的所述衬底中，所述第二隔离结构包含：第一电介质层；第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述第一封盖层物理接触；以及第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触；第一金属栅极，所述第一金属栅极包覆所述第一鳍结构的一部分；以及第二金属栅极，所述第二金属栅极包覆所述第二鳍结构的一部分。
附图说明
为协助读者达到最佳理解效果，建议在阅读本发明时同时应阅读以下具体描述。应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。
图1是根据一些实施例用于制造半导体元件的方法示例的流程图。
图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13a、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A和19B是根据一些实施例所制造的半导体元件示例的图解透视图。
图20A和21A是根据一些实施例沿图19A中线A-A剖取的示例元件的截面图。
图20B是根据一些实施例沿图19B中线A-A剖取的示例元件的截面图。
具体实施方式
本说明书提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。以下所描述的组件和装置的具体示例用以简化本发明。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，则包含了以直接接触的方式形成所述第一和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一和第二特征可以不是直接接触的。另外，本发明在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。
本发明涉及一种鳍状场效晶体管(FinFET)但不局限于此。例如，FinFET元件可以是互补性金属氧化物半导体(CMOS)元件，所述互补性金属氧化物半导体(CMOS)元件包含P型金属氧化物半导体(PMOS)FinFET元件以及N型金属氧化物半导体(NMOS)FinFET元件。以下所描述的仍然是FinFET的示例以示出本发明的各种实施例。然而，应理解的是，除特殊声明外，本申请并不局限于元件的一种特定类型。
图1是根据本发明的各方面，制造半导体元件200的方法100的流程图。图2A至图19B是根据方法100所制造的半导体元件200的透视图。图20A至21A是根据方法100所制造的半导体元件200的截面图。在图2A至21A中，以“A”为结尾的附图示出了半导体原200的第一区域；以“B”为结尾的附图标出了第二区域。在本实施例中，所述第一区域是NMOS区域并且所述第二区域是PMOS区域。
参考图1和2A-2B，方法100始于操作步骤102，即，提供衬底210。在本实施例中，衬底210是以硅为主体的衬底。选择性地，衬底210可包含元素半导体，例如晶体结构中的硅或锗；化合物半导体，例如锗化硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或其组合。
在另一实施例中，衬底210具有硅上绝缘体(SOI)结构，所述结构在衬底中具有绝缘层。一个示范性的绝缘层可以是掩埋氧化层(BOX)。SOI衬底可通过氧布置(SIMOX)、晶片粘合和/或其它适合的方法并采用分离的方式制造而成。
衬底210可包含集成电路元件(未示出)。作为本领域常规技术之一，应理解的是各种集成电路元件(例如晶体管、二极管、电容、电阻器等和/或其组合)可在衬底210中和/或在衬底210上形成，以符合用于设计FinFET的结构要求和功能要求。集成电路元件可采用任何适合的方法形成。
再次参考图1和2A-2B，方法100进入至步骤104，即，形成第一图案化硬质屏蔽(HM)212以覆盖PMOS区域，同时使NMOS区域未覆盖。第一图案化HM212可通过沉积、图案化和蚀刻工艺形成。第一图案化HM212可包含氧化硅、氮化硅、氮氧化硅或任何其它适合的电介质材料，其通过热氧化、化学蒸镀(CVD)、原子层沉积或任何其它适合的方法形成。
参考图1和3A-3B，方法100进入至步骤106，即，在NMOS区域中的衬底210上形成第一半导体材料层310，同时使第一图案化HM212覆盖PMOS区域。在本实施例中，第一半导体材料层310通过外延生长沉积而成。在其它示例中，外延工艺包含CVD沉积技术(例如，气相外延(VPE)和/或特高真空CVD(UHV-CVD))、分子束外延和/或其它适合的工艺。第一半导体材料层310和衬底210的半导体材料彼此各不相同。在本实施例中，第一半导体材料层310包含锗化硅(SiGe)。在其它示例中，第一半导体材料层310可包含锗(Ge)、硅(Si)、砷化镓(GaAs)、砷镓铝(AlGaAs)、锗化硅(SiGe)、磷砷镓(GaAsP)或其它适合的材料。
参考图1和4A-4B，方法100进入至步骤108，即，在NMOS区域中的第一半导体材料层310上以及在PMOS区域中的衬底210上形成第二半导体材料层320。在形成第二半导体材料层320之前，通过蚀刻工艺(例如选择性的湿蚀刻)移除第一图案化HM212。第一和第二半导体材料层310和320彼此各不相同。在本实施例中，第一半导体材料层310包含SiGe，而第二半导体材料层320包含Si。在其它示例中，第二半导体材料层320可包含Ge、GaAs、AlGaAs、SiGe、GaAsP或其它适合的材料。第二半导体材料层320的形成与上述图3A-3B中形成第一半导体材料层310的很多方面相类似。
参考图1和5A-5B，方法100进入至步骤110，即，在NMOS区域和PMOS区域二者中的第二半导体材料层320上形成掩盖层HM330。掩盖层HM330可包含氮化硅、氮氧化硅、碳化硅、氮碳硅等或其组合。在一些实施例中，沉积掩盖层HM330之前，首先在第二半导体材料层320上沉积垫片氧化层325，从而在第二半导体材料层320和掩盖层HM330之间提供应力缓冲。掩盖层HM330和垫片氧化层325可通过CVD、PVD、ALD或其它适合的技术形成。
参考图1和6A-6B，方法100进入至步骤112，即，在NMOS区域中形成第一鳍410并且在PMOS区域中形成第二鳍420，同时在第一鳍410之间形成鳍沟道430，并且在第二鳍420之间形成鳍沟道440。第一和第二鳍410和420通过蚀刻掩盖层HM330(也可蚀刻垫片氧化层325(如果其存在))、第二和第一半导体材料层320和310，以及衬底210而形成。
蚀刻工艺可包含湿蚀刻、干蚀刻或其组合。在一个实施例中，湿蚀刻溶剂包含氢氧化四甲铵(TMAH)、HF/HNO3/CH3COOH溶剂，或其它适合的溶剂。其各自的蚀刻工艺可调整其各种蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶剂浓度、蚀刻压力、电源、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其它适合的参数。例如，湿蚀刻溶剂可包含NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(氢氧化四甲铵)，其它适合的湿蚀刻溶剂或其组合。在另一实施例中，干蚀刻工艺包含采用氯基化学的偏置等离子体蚀刻工艺。其它干蚀刻剂气体包含CF4、NF3、SF6和He。干蚀刻也可采用例如DRIE(深反应离子蚀刻)的机制而单向地实施。
可选择地，在掩盖层HM330上形成图案化光阻层，并且然后通过所述图案化光阻层蚀刻所述掩盖层HM330，从而使掩盖层HM330被图案化。在图案化所述掩盖层HM330之后，移除图案化光阻层。并且然后通过被图案化的掩盖层HM330而蚀刻第二和第一半导体层320和310以及衬底210。
在本实施例中，需控制蚀刻的深度，从而在邻接于第一鳍410的鳍沟道430中完全地暴露第一和第二半导体层310和320，并且在邻接于第二鳍420的鳍沟道440中完全地暴露第二半导体层320。
参考图1和7A-7B，方法100进入至步骤114，即，将第一半导体材料层310转换为用于增强元件电气绝缘的电介质层510。在一些实施例中，转换工艺是氧化工艺。在一个实施例中，热氧化工艺以氧环境为主。在另一个实施例中，热氧化工艺以蒸汽环境和氧环境的组合物为主。在热氧化工艺期间，第一半导体材料层310的至少一侧部分转换为电介质层510。
作为一种示例，第一半导体材料层310包含SiGex，此处下标x是Ge在原子百分比中的组分。第一半导体材料层310通过热氧化工艺被部分氧化或被全部氧化，由此而形成包含氧化锗硅(SiGeOy)或氧化锗(GeOy)的半导体氧化层510，其中下标y是氧在原子百分比中的组分。
在一些实施例中，在热氧化工艺期间，所暴露的第二半导体材料层320、第一和第二鳍410和420二者也可同样被部分氧化，从而在其暴露的表面上形成半导体氧化层520。在这种情况下，热氧化工艺可控制为：半导体材料层320的氧化比第一半导体材料层310的氧化更慢。如此，第二半导体氧化层520比第一半导体氧化层510薄。
例如，在一些实施例中，在温度范围为约400℃至约600℃且压力范围为约1atm至约20atm的情况下，以H2O反应来实施热氧化工艺。在一些实施例中，在氧化工艺之后，通过清洗过程(包含采用稀氢氟酸(DHF))移除半导体氧化层520。在一些实施例中，半导体氧化层520未被移除。为清楚起见，在随后的附图中半导体氧化层520由于通过清洗过程被移除而未示出。
参考图1和8A-8B，方法100进入至步骤116，即，用第一电介质层530填充鳍沟道430和440，从而使第一鳍310彼此分离并且使第二鳍320彼此分离。第一电介质层530可包含氧化硅、氮化硅、氮氧化硅、空气间隙、其它适合的材料或其组合。第一电介质层530可通过ALD、HDP-CVD、可流动CVD(FCVD)(例如，在远程等离子系统和后续硬化中沉积基于CVD的材料，从而使其转换成另一材料，例如氧化物)等或其组合沉积而成。在本实施例中，研磨工艺(例如化学机械研磨(CMP))应用于移除任何多余的第一电介质层530以及图案化掩盖层HM330。在实施CMP工艺后，第一电介质层530的顶面以及第一和第二鳍410和420大体上是共面的。
参考图1和9A-9B，方法100进入至步骤118，即，使第二鳍420凹陷并且在凹陷的第二鳍420上沉积第三半导体材料层620，同时使第二图案化HM610覆盖NMOS区域。形成第二图案化HM610以保护预确定区域，例如NMOS区域。第二图案化HM610可包含氮化硅、氮氧化硅、碳化硅、氮碳硅等或其组合。第二图案化HM610的形成与上述图5A-5B中形成第一图案化HM212的很多方面相类似。
第二鳍420可通过选择性干蚀刻、选择性湿蚀刻或其组合而使其凹陷。在没有充分地蚀刻第一电介质层530的情况下，蚀刻工艺选择性地凹陷第二鳍420。
第三半导体材料层620可包含Ge、GaAs、AlGaAs、SiGe、GaAsP和/或其它适合的材料。第三半导体材料层620的形成与上述图3A-3B中形成第一半导体材料层310的很多方面相类似。
参考图1和10A-10B，方法100进入至步骤120，即，围绕第二和第三半导体材料层320和620使第一电介质层530凹陷，从而使其横向地暴露。在本实施例中，在NMOS区域中控制蚀刻的深度，从而使第二半导体材料层320完全地暴露并且使电介质层510至少部分暴露，以及在PMOS中使第三半导体材料层620完全地暴露并且使衬底210至少部分暴露。如图所示，在NMOS区域中凹陷的第一电介质层530的顶面530T低于半导体电介质材料层510的顶面510T，并且在PMOS区域中其低于第三半导体材料层620的底面620B。
在一些实施例中，第一电介质层530通过选择性干蚀刻、选择性湿蚀刻或其组合而使其凹陷。在没有充分地蚀刻第二和第三半导体材料层320和620的情况下，蚀刻工艺选择性地凹陷第一电介质层530。
为了清楚且更好地示出本发明的理念，所暴露的第二半导体材料层320被称作第三鳍630，并且所暴露的第三半导体材料层620被称作第四鳍640。因此第三鳍630形成在第一鳍410的电介质层510上并且与第一鳍410的电介质层510物理接触，而且第四鳍640形成在第二鳍420上并且与第二鳍420物理接触。如上所述，电介质层510提供了用于增强第三鳍630的电气绝缘。
参考图1和11A-11B，方法100进入至步骤122，即，在第四鳍640上形成第一封盖层650用以防止向外扩散。在一个实施例中，第一封盖层650包含Si用以防止Ge从SiGe鳍640(第四鳍)中向外扩散。在一些实施例中，第一封盖层650通过ALD、CVD、PVD或其它适合的技术沉积在衬底210上。然后，形成图案化HM以覆盖第四鳍640上的第一封盖层650。然后，第一封盖层通过图案化HM而被蚀刻。第一封盖层650通过选择性蚀刻而被移除。图案化HM通过另一蚀刻工艺而被移除。
参考图1和12A-12B，方法100进入至步骤124，即，在第三鳍630和第四鳍640上形成第二封盖层660。如图所示，第二封盖层660直接设置在NMOS区域中的第二半导体材料层320、电介质层510和第一电介质层530上，并且第二封盖层660直接设置在PMOS区域中的第一封盖层650、第二鳍420和第一电介质层530上。第二封盖层660可包含氮化硅、氮氧化硅、碳化硅、氮碳硅或其它适合的材料。在本实施例中，第二封盖层660与第一电介质层530不同，从而在后续蚀刻期间实现选择性地蚀刻，下文将对此作详细描述。在一个实施例中，第二封盖层660包含氮化硅。第二封盖层660可通过ALD、CVD、PVD或其它适合的技术沉积而成。
参考图1和13A-13B，方法100进入至步骤126，即，在第二封盖层660上形成第二电介质层670。第二电介质层670与上述图8A-8B中第一电介质层530的很多方面相类似。在一个实施例中，第二电介质层670具有与第一电介质层530相同的材料。在形成第二电介质层670期间，第二封盖层660保护第三和第四鳍630和640用以防止产生负面影响，例如通过FCVD工艺形成第二电介质层670之后在实施韧化工艺期间的进一步氧化。
在本实施例中，应用研磨工艺(例如CMP)以移除任何多余的第二电介质层670，并且相对于第三和第四鳍630和640的顶面而研磨第二电介质层670的顶面。在一些实施例中，第二封盖层660在CMP工艺中用作蚀刻终止层以提高凹陷工艺窗口。
参考图1和14A-14B，方法100进入至步骤128，即，使第二电介质层670凹陷以横向地暴露第三和第四鳍630和640上的第二封盖层660。控制所述凹陷从而使第二电介质层670的顶面670T分别在鳍沟道430和440中的第二封盖层660上保留一定的厚度t。因此，凹陷的第一电介质层530、剩余的第二电介质层670和第二封盖层660在第一鳍410、第二鳍420、第三鳍630和第四鳍640中的每一个之间形成绝缘结构680(或称为浅沟道隔离(STI)结构)。通过控制第二电介质层670的剩余厚度t，所述方法提供了具有灵活性和可操作性的工艺以实现STI结构680所要达到的厚度。
第二电介质层670可通过选择性干蚀刻、选择性湿蚀刻或其组合而使其凹陷。在没有充分地蚀刻第二封盖层660的情况下，蚀刻工艺选择性地凹陷第二电介质层670。因此，第二封盖层660保护第三和第四鳍630和640使其避免在凹陷过程期间在第三和第四鳍上产生负面影响，例如鳍高度减小。
参考图1和15A-15B，方法100进入至步骤130，即，从第三和第四鳍630和640上移除第二封盖层660的一部分。在本实施例中，第二封盖层可通过选择性干蚀刻、选择性湿蚀刻或其组合而被移除。在没有充分地蚀刻第二电介质层670、第二半导体材料层320和第一封盖层650的情况下，蚀刻工艺选择性地移除第二封盖层660。因此，在鳍沟道430和440中完整地保留了在第二电介质层670下方的第二封盖层660。
参考图16A-16B，在一些实施例中，第三和第四鳍630和640，其每一个包含源极/漏极(S/D)区域710和栅极区域715。在优选实施例中，S/D区域710中的一个是源极区域，并且S/D区域710中的另一个是漏极区域。S/D区域710通过栅极区域715而分开。
再次参考图1和16A-16B，方法100进入至步骤132，即，在栅极区域715中形成栅极堆栈720，并且在所述栅极堆栈720的侧壁上形成侧壁垫片730。在采用后形成栅极工艺的一个实施例中，栅极堆栈720是虚拟栅极，并且在后续阶段将被最终的栅极堆栈所替代。具体而言，在高温工艺之后(例如用于在形成源极/漏极期间活化源极/漏极的热处理工艺)用具有高电介质系数的电介质层(HK)和金属栅极电极(MG)代替虚拟栅极堆栈720。
在衬底210上形成虚拟栅极堆栈720，其包含包覆第三和第四鳍630和640的一部分。在一个实施例中，虚拟栅极堆栈720包含电极层722、氧化硅层724和栅极HM726。电极层722可包含多晶的硅(polycrystalline silicon)(多晶硅(polysilicon))。栅极HM726包含适合的电介质材料，例如氮化硅、氮氧化硅或碳化硅。虚拟栅极堆栈720通过适合的工艺(包含沉积、网印技术图案化和蚀刻)而形成。在各种示例中，沉积包含CVD、PVD、ALD、热氧化、其它适合的技术或其组合。蚀刻工艺可包含干蚀刻、湿蚀刻和/或其它的蚀刻方法(反应离子蚀刻)。
侧壁垫片730可包含电介质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合。侧壁垫片730可包含多层结构。用于形成侧壁垫片730的典型方法包含在栅极堆栈720上沉积电介质材料并且然后单向地回蚀所述电介质材料。回蚀工艺可包含多阶段的蚀刻以获取蚀刻的选择性、灵活性和所希望的过蚀刻控制。
参考图1和17A-17B，方法100进入至步骤134，即，在NMOS区域的S/D区域710中形成第一S/D结构810，并且在PMOS区域的S/D区域710中形成第二S/D结构812。可通过凹陷第三和第四鳍630和640的一部分而形成所述S/D结构810和812从而形成S/D凹陷沟道，并且在所述S/D凹陷沟道中外延生长第四和第五半导体材料层815和816。第四和第五半导体材料层815和816可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP和/或其它适合的材料。第一和第二S/D结构810和812可通过一个或多个外延或外延的(epi)工艺而形成。第一和第二S/D结构810和812可在epi工艺期间原位掺杂。例如，外延生长的Si第一S/D结构810可掺杂碳以形成Si:CS/D结构，掺杂磷以形成Si:P S/D结构，或掺杂碳和磷二者以形成SiCP S/D结构；外延生长的SiGe第二S/D结构812可掺杂硼。在一个实施例中，第一和第二S/D结构810和812可以非原位掺杂，而是实施布置工艺(即，表面结合布置工艺)以掺杂第一和第二S/D结构810和812。
参考图1和18A-18B，方法100进入至步骤136，即，在衬底210上形成层间电介质(ILD)层820。ILD层820包含氧化硅、氮氧化硅、具有低电介质系数的电介质材料和/或其它适合的电介质材料。ILD层820可包含单一层或可替代的多层。ILD层820通过适合的技术(例如CVD、ALD和旋涂式工艺(SOG))而形成。在其后可实施CMP工艺以移除多余的ILD层820，同时也移除第三HM726和垫片氧化层724，以研磨半导体元件200的顶面。
参考图1和19A-19B，方法100进入至步骤140，即，用金属栅极堆栈(MG)910代替虚拟栅极堆栈720。首先，移除虚拟栅极堆栈720以形成栅极沟道。虚拟栅极堆栈720可通过蚀刻工艺(例如选择性湿蚀刻和/或选择性干蚀刻)而被移除，其设计为相对于侧壁垫片730、ILD层820、第二和第三半导体材料层320和630而言具有充足的蚀刻选择性。根据其各自的蚀刻剂，蚀刻工艺可包含一个或多个蚀刻步骤。可选择地，虚拟栅极堆栈720可通过一系列工艺(包含网印技术图案化和蚀刻工艺)而被移除。
然后，在栅极沟道中形成MG堆栈910，其包含包覆第三鳍630和第四鳍640。MG堆栈910可包含栅极电介质层和在所述栅极电介质层上的栅极电极。在一个实施例中，栅极电介质层包含具有高电介质系数的电介质材料层(在本实施例中，所述电介质层的电介质系数高于热氧化硅的电介质系数)，并且栅极电极包含金属、金属合金或金属硅化物。形成MG堆栈910可包含沉积和CMP工艺，其中沉积是用于形成各种栅极材料，CMP工艺是用于移除多余的栅极材料并且研磨半导体元件200的顶面。
图20A-20B以局部剖视图的形式进一步示出半导体元件200。具体而言，为清楚起见而放大了半导体元件200的一部分。在实施例中，栅极电介质层914包含接口层(IL)和HK电介质层。IL包含氧化物、氧硅氢氟物和氮氧化物，其通过适合的方法(例如ALD、CVD、热氧化或臭氧氧化)沉积而成。HK电介质层通过适合的技术(例如ALD、CVD、金属有机CVD(MOCVD)、物理式气相镀着法(PVD)、其它适合的技术或其组合)而沉积在IL上。HK电介质层可包含LaO、AlO、ZrO,TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、或其它适合的材料。
金属栅极(MG)电极916可包含单一层或作为选择可包含多层结构，例如金属层(其具有用以提高元件性能的功函数)(功函数金属层)、衬料层、润湿层、粘合层以及金属、金属合金或金属硅化物的导电层的各种组合。MG电极916可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何适合的材料或其组合。MG电极916可通过ALD、PVD、CVD或其它适合的工艺而形成。MG电极916可采用不同的金属层在NMOS和PMOS中分别形成。采用CMP工艺以移除多余的MG电极916。
再次参考图19A和20A，在NMOS区域中，通过栅极区域715中的第二半导体材料层320而形成第三鳍630。第三鳍630设置在电介质层510上并且与电介质层510物理接触。第一鳍410的较低部分包含衬底210的一部分。第三鳍630被MG堆栈910包覆。STI结构680形成在两个第一鳍410中的每一个之间。STI结构680包含第一电介质层530、第二封盖层660和第二电介质层670，其中第二封盖层660设置在第一电介质层530上并且与第一电介质层530物理接触，第二电介质层670设置在第二封盖层660上并且与第二封盖层660物理接触。第二电介质层670具有厚度t。第一电介质层530的顶面530T低于电介质层510的顶面510T。
再次参考图19B和20B，在PMOS区域中，通过栅极区域715中的第三半导体材料层620而形成第四鳍640。第四鳍640沉积在第二鳍420上并且与第二鳍420物理接触，所述第二鳍420包含衬底210的一部分。第四鳍640被MG堆栈910包覆。STI结构680形成在两个第二鳍420中的每一个之间。STI结构680包含第一电介质层530、第二封盖层660和第二电介质层670，其中第二封盖层660沉积在第一电介质层530上并且与第一电介质层530物理接触，第二电介质层670沉积在第二封盖层660上并且与第二封盖层660物理接触。第二电介质层670具有厚度t。第一电介质层530的顶面530T低于电介质层510的底面620B。
半导体元件200可进一步经历CMOS或MOS技术工艺以形成本领域熟知的各种结构和区域。例如，后续工艺可在衬底210上形成各种接触/孔/线以及多层互连结构(例如，金属层和层间电介质)，其构造为连接各种结构以形成包含一个或多个FinFET的功能电路。在优选示例中，多层互连包含垂直互连(例如孔或接触)和水平互连(例如金属线)。各种互连结构可采用各种导电材料，其包含铜、钨和/或硅化物。在一个示例中，镶嵌式和/或双镶嵌式工艺用于形成与铜相关的多层互连结构。
附加的步骤可在方法100之前、期间和之后实施，并且上述的一些步骤在所述方法下的其它实施例中可被代替或被省略。
作为一种示例，在一个实施例中，省略了用于形成电介质层510的步骤104、106、108和114，因此，在NOMS区域中，第五鳍950形成为包含衬底210的一部分，如图21A所示。第五鳍950被MG堆栈910包覆。STI结构680形成在两个第五鳍950中的每一个之间。STI结构680包含第一电介质层530、第二封盖层660和第二电介质层670，其中第二封盖层660沉积在第一电介质层530上并且与第一电介质层530物理接触，第二电介质层670沉积在第二封盖层660上并且与第二封盖层660物理接触。第二电介质层670具有厚度t。
综上所述，本发明提供一种用于制造半导体元件的方法。所述方法采用封盖层，从而在鳍结构之间形成绝缘区域期间防止在鳍结构上产生负面影响。所述方法还采用在封盖层上形成电介质层，从而实现绝缘区域所要达到的厚度。所述方法提供了用于形成鳍结构和绝缘区域的非常简单且灵活的工艺流程。所述方法证实了元件的性能以及可靠性的改进。
因此，本发明提供了制造半导体结构的方法的一个实施例。所述方法包含在衬底上形成第一鳍结构和第二鳍结构，其中第一沟道位于第一和第二鳍结构之间。所述方法还包含：在第一沟道内形成第一电介质层；凹陷第一电介质层以暴露第一鳍结构的一部分；在第一鳍结构的所述暴露部分上以及在第一沟道中凹陷的第一电介质层上形成第一封盖层；在第一沟道中的第一封盖层上形成第二电介质层，同时第一封盖层覆盖第一鳍结构的所述暴露部分；以及从第一鳍结构移除第一封盖层。
本发明还提供了制造半导体结构的方法的另一实施例。所述方法包含提供具有第一区域和第二区域的衬底；在所述第一区域中形成第一鳍结构和第二鳍结构，其中第一沟道位于所述第一和第二鳍结构之间。所述方法还包含在所述第二区域中形成第三鳍结构和第四鳍结构，其中第二沟道位于所述第三和第四鳍结构之间。所述第三鳍结构具有与所述第一鳍结构不同的材料。所述方法还包含在所述第一和第二沟道中形成第一电介质层；在所述第一沟道中凹陷所述第一电介质层以暴露所述第一和第二鳍结构的一部分，并且在所述第二沟道中凹陷所述第一电介质层以暴露所述第三和第四鳍结构的一部分。所述方法还包含在所述第三和第四鳍结构上形成第一封盖层；在所述第一鳍结构、所述第二鳍结构、所述第一封盖层、以及所述第一和第二沟道上形成第二封盖层。所述方法还包含在所述第一和第二沟道中的所述第二封盖层上形成第二电介质层；以及从所述第一鳍结构、所述第二鳍结构和所述第一封盖层移除所述第二封盖层。
本发明还提供了元件的结构。所述元件包含第一鳍结构，所述第一鳍结构位于衬底的第一区域中，所述第一鳍结构包含所述衬底的第一部分；电介质层，所述电介质层沉积在所述衬底的所述第一部分上并且与所述衬底的所述第一部分物理接触；以及第一半导体材料层，所述第一半导体材料层沉积在所述电介质层上并且与所述电介质层物理接触。所述元件还包含第二鳍结构，所述第二鳍结构位于所述衬底的第二区域中，所述第二鳍结构包含所述衬底的第二部分；第二半导体材料层，所述第二半导体材料层设置在所述衬底的所述第二部分上并且与所述衬底的所述第二部分物理接触；以及第一封盖层，所述第一封盖层包覆所述第二半导体材料层。所述元件还包含第一隔离结构，所述第一隔离结构设置在邻接于所述第一鳍结构的所述衬底中，所述第一隔离结构包含第一电介质层；第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述电介质层物理接触；以及第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触。所述元件还包含第二隔离结构，所述第二隔离结构设置在邻接于所述第二鳍结构的所述衬底中，所述第二隔离结构包含第一电介质层；第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述第二封盖层物理接触；以及第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触。所述元件还包含第一金属栅极，所述第一金属栅极包覆所述第一鳍结构的一部分；以及第二金属栅极，所述第二金属栅极包覆所述第二鳍结构的一部分。
上述概括了几个实施例的特征，从而使本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应理解的是，其可容易地将本发明作为设计或修改其它工艺的基础，从而达到此处所引用的实施例的相同目的和/或实现相同的有益效果。本领域技术人员还应理解的是，这种等同的构造不能背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下可进行各种改变、替换和更改。

Claims (20)

1.一种形成半导体结构的方法，其包含：
在衬底的第一区域中形成第一鳍结构和第二鳍结构，其中第一沟道位于所述第一和第二鳍结构之间；
在所述衬底的第二区域中形成第三鳍结构和第四鳍结构，其中第二沟道位于所述第三和第四鳍结构之间，其中所述第三鳍结构具有与所述第一鳍结构不同的材料；
在所述第一沟道和所述第二沟道内形成第一电介质层；
在所述第一沟道和所述第二沟道中凹陷所述第一电介质层以暴露所述第一、第二、第三和第四鳍结构的一部分；
在所述第三和第四鳍结构上形成鳍封盖层；
在所述第一和第二鳍结构的所述暴露部分、所述鳍封盖层以及在所述第一沟道和所述第二沟道中凹陷的所述第一电介质层上形成第一封盖层，同时所述第一封盖层覆盖所述第一和第二鳍结构的所述暴露部分以及所述第三和第四鳍结构；
在所述第一沟道和所述第二沟道中的所述第一封盖层上形成第二电介质层；
从所述第一鳍结构、所述第二鳍结构和所述鳍封盖层移除所述第一封盖层；以及
在移除所述第一封盖层之后，形成横跨所述第一鳍结构和所述第二鳍结构的第一虚拟栅极以及横跨所述第三鳍结构和所述第四鳍结构的第二虚拟栅极。
2.根据权利要求1所述的方法，其中在所述衬底的第一区域中形成所述第一鳍结构和所述第二鳍结构包含：
在所述衬底上外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料层；
蚀刻所述第二和第一半导体材料层以形成所述第一鳍结构、所述第二鳍结构和所述第一沟道；以及
将所述第一半导体材料层转换成电介质层。
3.根据权利要求1所述的方法，其中在所述衬底的第一区域中形成所述第一鳍结构和所述第二鳍结构包含：
在所述衬底上形成图案化屏蔽层；以及
通过所述图案化屏蔽层移除所述衬底的一部分以形成所述第一和第二鳍结构以及所述第一沟道。
4.根据权利要求2所述的方法，其中所述第一电介质层是凹陷至充分地暴露所述第二半导体材料层并且部分地暴露所述电介质层。
5.根据权利要求1所述的方法，其中在所述第一沟道中的所述第一封盖层上形成第二电介质层包含：
在所述第一沟道上的所述第一封盖层、所述第一鳍结构和所述第二鳍结构上沉积所述第二电介质层；以及
通过选择性蚀刻工艺以凹陷所述第二电介质层，其中凹陷所述第二电介质层但实质上不蚀刻所述第一封盖层。
6.根据权利要求1所述的方法，其中所述第三鳍结构包含锗，所述鳍封盖层包含硅，所述第一封盖层包含氮化硅。
7.根据权利要求1所述的方法，其中在所述衬底的第二区域中形成所述第三鳍结构和所述第四鳍结构包含：
蚀刻所述衬底以形成鳍结构和所述第二沟道；
用所述第一电介质层填充所述第二沟道；
移除所述鳍结构的一部分以形成鳍沟道；
在所述鳍沟道中外延生长第三半导体材料层；以及
凹陷所述第一电介质层以充分地暴露所述第三半导体材料层。
8.根据权利要求1所述的方法，其还包含：
在所述第一鳍结构和所述第二鳍结构的源极/漏极区域中形成源极/漏极结构；以及
用具有高电介质系数金属栅极代替所述第一虚拟栅极，包含包覆所述第一鳍结构和所述第二鳍结构。
9.一种形成半导体结构的方法，其包含：
提供具有第一区域和第二区域的衬底；
在所述第一区域中形成第一鳍结构和第二鳍结构，其中第一沟道位于所述第一和第二鳍结构之间；
在所述第二区域中形成第三鳍结构和第四鳍结构，其中第二沟道位于所述第三和第四鳍结构之间，其中所述第三鳍结构具有与所述第一鳍结构不同的材料；
在所述第一和第二沟道中形成第一电介质层；
在所述第一沟道中凹陷所述第一电介质层以暴露所述第一和第二鳍结构的一部分，并且在所述第二沟道中凹陷所述第一电介质层以暴露所述第三和第四鳍结构的一部分；
在所述第三和第四鳍结构上形成第一封盖层；
在所述第一鳍结构、所述第二鳍结构、所述第一封盖层、以及所述第一和第二沟道上形成第二封盖层；
在所述第一和第二沟道中的所述第二封盖层上形成第二电介质层；以及
从所述第一鳍结构、所述第二鳍结构和所述第一封盖层移除所述第二封盖层。
10.根据权利要求9所述的方法，其中在所述第一区域中形成所述第一鳍结构和所述第二鳍结构包含：
在所述衬底上外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及
蚀刻所述第二和第一半导体材料层以形成所述第一鳍结构、所述第二鳍结构和所述第一沟道；以及
将所述第一半导体材料层转换成电介质层。
11.根据权利要求10所述的方法，其中在所述第一沟道中凹陷所述第一电介质层以暴露所述第一和第二鳍结构的所述部分包含：凹陷所述第一电介质层以充分地暴露所述第二半导体材料层以及部分暴露所述电介质层。
12.根据权利要求9所述的方法，其中在所述第一区域中形成所述第一鳍结构和所述第二鳍结构包含：
在所述衬底上形成图案化屏蔽层；以及
通过所述图案化屏蔽层移除所述衬底的一部分以形成所述第一鳍结构、所述第二鳍结构和所述第一沟道。
13.根据权利要求9所述的方法，其中在所述第二区域中形成所述第三鳍结构和所述第四鳍结构包含：
蚀刻所述衬底以形成鳍结构和所述第二沟道；
用所述第一电介质层填充所述第二沟道；
移除所述鳍结构的一部分以形成鳍沟道；
在所述鳍沟道中外延生长第三半导体材料层；以及
凹陷所述第一电介质层以充分地暴露所述第三半导体材料层。
14.根据权利要求13所述的方法，其中在所述第二沟道中凹陷所述第一电介质层以暴露所述第三和第四鳍结构的所述部分包含：凹陷所述第一电介质层以充分地暴露所述第三半导体材料层。
15.根据权利要求9所述的方法，其中在所述第二区域中的所述第三鳍结构和所述第四鳍结构上形成所述第一封盖层包含：
在所述第一、第二、第三和第四鳍结构上沉积所述第一封盖层；
用硬质屏蔽覆盖所述第三鳍结构和所述第四鳍结构；以及
从所述第一和第二鳍结构移除所述第一封盖层。
16.根据权利要求9所述的方法，其中在所述第一和第二沟道中的所述第二封盖层上形成所述第二电介质层包含：
在所述衬底上沉积所述第二电介质层，包含沉积在所述第一鳍结构上、在所述第二鳍结构上、在所述第三和第四鳍结构二者中的所述第二封盖层上、并且沉积在所述第一沟道和第二沟道上；以及
从所述第一鳍结构、所述第二鳍结构、以及从所述第三和第四鳍结构二者中的所述第二封盖层移除所述第二电介质层。
17.根据权利要求16所述的方法，其中通过选择性蚀刻工艺以凹陷所述第二电介质层，其中凹陷所述第二电介质层但实质上不蚀刻所述第二封盖层。
18.根据权利要求9所述的方法，还包含：
从所述第一和第二鳍结构移除所述第二封盖层之后，在所述第一鳍结构、所述第二鳍结构、所述第三鳍结构和所述第四鳍结构上的栅极区域中形成虚拟栅极；
在所述第一鳍结构、所述第二鳍结构、所述第三鳍结构和所述第四鳍结构上的S/D区域中形成源极/漏极(S/D)结构；以及
用具有高电介质系数金属栅极代替所述虚拟栅极。
19.一种半导体元件，其包含：
第一鳍结构，所述第一鳍结构位于衬底的第一区域中，所述第一鳍结构包含：
所述衬底的第一部分；
电介质层，所述电介质层沉积在所述衬底的所述第一部分上并且与所述衬底的所述第一部分物理接触；以及
第一半导体材料层，所述第一半导体材料层沉积在所述电介质层上并且与所述电介质层物理接触；
第二鳍结构，所述第二鳍结构位于所述衬底的第二区域中，所述第二鳍结构包含：
所述衬底的第二部分；
第二半导体材料层，所述第二半导体材料层沉积在所述衬底的所述第二部分上并且与所述衬底的所述第二部分物理接触；以及
第一封盖层，所述第一封盖层包覆所述第二半导体材料层；
第一隔离结构，所述第一隔离结构设置在邻接于所述第一鳍结构的所述衬底中，所述第一隔离结构包含：
第一电介质层；
第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述电介质层物理接触；以及
第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触；
第二隔离结构，所述第二隔离结构设置在邻接于所述第二鳍结构的所述衬底中，所述第二隔离结构包含：
第一电介质层；
第二封盖层，所述第二封盖层设置在所述第一电介质层上，并且与所述第一电介质层物理接触，所述第二封盖层与所述第一封盖层物理接触；以及
第二电介质层，所述第二电介质层设置在所述第二封盖层上，并且与所述第二封盖层物理接触；
第一金属栅极，所述第一金属栅极包覆所述第一鳍结构的一部分；以及
第二金属栅极，所述第二金属栅极包覆所述第二鳍结构的一部分。
20.根据权利要求19所述的半导体元件，其中：
所述电介质层包含氧化锗硅(SiGeO)；
所述第一半导体材料层包含硅；
所述第二半导体材料层包含锗硅(SiGe)；
所述第一封盖层包含硅；
所述第二封盖层包含氮化硅；
所述第一电介质层包含氧化物；以及
所述第二电介质层包含氧化物。
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