TWI567980B - 用於鰭場效電晶體元件的方法和結構 - Google Patents

用於鰭場效電晶體元件的方法和結構 Download PDF

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Description

用於鰭場效電晶體元件的方法和結構
半導體積體電路(IC)工業已經歷了快速的發展。IC材料和設計的技術發展已生產了很多代IC，其每一代都具有比前一代更小且更複雜的電路。在IC演變過程中，功能密度(即，每個晶片區域中相互連接的元件的數量)在普遍增大，同時，幾何尺寸(即，用製造工藝能夠製作的最小部件(或線路))則有所減小。這種按比例縮小的工藝通常帶來了提高生產效率且降低相關成本的有益效果。
這種按比例縮小已增加了IC工藝和製造的複雜性，並且，為實現這些改進，IC工藝和製造也需要類似的發展。例如，引入了三維電晶體，諸如鰭狀場效電晶體(FinFET)，以代替平面電晶體。此外，磊晶生長，諸如鍺化矽，也引入至電晶體。儘管現有的FinFET元件和製造FinFET元件的方法在其預期目的中已得到了足夠的發展，但其在各方面還有待改進。例如，克服避免在形成隔離區期間在鰭結構上產生負面影響。
100‧‧‧方法
102~136‧‧‧步驟
200‧‧‧元件
210‧‧‧基板
212‧‧‧第一圖案化硬質遮罩(HM)
310‧‧‧第一半導體材料層
320‧‧‧第二半導體材料層
325‧‧‧墊片氧化層
330‧‧‧掩蓋層HM
410‧‧‧第一鰭
420‧‧‧第二鰭
430‧‧‧鰭溝道
440‧‧‧鰭溝道
510‧‧‧介電層
520‧‧‧半導體氧化層
530‧‧‧第一介電層
610‧‧‧第二圖案化HM
620‧‧‧第三半導體材料層(圖9)
630‧‧‧第三鰭
640‧‧‧第四鰭
510T‧‧‧半導體介電材料層的頂面510T
530T‧‧‧第一介電層的頂面
620B‧‧‧第三半導體材料層的底面
650‧‧‧第一封蓋層
660‧‧‧第二封蓋層
670‧‧‧第二介電層
670T‧‧‧第二介電層的頂面
t‧‧‧厚度
680‧‧‧絕緣結構
710‧‧‧源極/汲極(S/D)區域
715‧‧‧閘極區域
720‧‧‧閘極堆疊/虛擬閘極堆疊
722‧‧‧電極層
724‧‧‧氧化矽層/墊片氧化層
726‧‧‧閘極HM
730‧‧‧側壁墊片
810‧‧‧第一S/D結構
812‧‧‧第二S/D結構
815‧‧‧第四半導體材料層
816‧‧‧第五半導體材料層
820‧‧‧層間介電(ILD)層
910‧‧‧金屬閘極堆疊(MG)
914‧‧‧閘極介電層
916‧‧‧金屬閘極(MG)電極
950‧‧‧第五鰭
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時應閱讀以下具體描述。應理解的是，根據工業中的常規標準，各種特徵並未按比例示出。事實上，為更清楚地論述，各種特徵尺寸可任意地增大或減小。
圖1是根據一些實施例用於製造半導體元件的方法示例的流程圖。
圖2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13a、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A和19B是根據一些實施例所製造的半導體元件示例的圖解透視圖。
圖20A和21A是根據一些實施例沿圖19A中線A-A剖取的示例元件的截面圖。
圖20B是根據一些實施例沿圖19B中線A-A剖取的示例元件的截面圖。
本說明書提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。以下所描述的組件和裝置的具體示例用以簡化本揭露。當然，這些只是示例並且旨在不侷限於此。例如，以下所描述的在第二特徵之上或在第二特徵上形成第一特徵，則包括了以直接接觸的方式形成該第一和第二特徵的實施例，並且也包括了在該第一和第二特徵之間形成附加特徵的實施例，而這樣的該第一和第二特徵可以不是直接接觸的。另外，本揭露在不同示例中可重複參考數字和/或參考字母。該重複的目的在於簡明及清楚，但其本身不決定所描述的實施例和/或構造之間的關係。
本揭露涉及一種鰭狀場效電晶體(FinFET)但不侷限於此。例如，FinFET元件可以是互補性金屬氧化物半導體(CMOS)元件，該互補性金屬氧化物半導體(CMOS)元件包括P型金屬氧化物半導體(PMOS)FinFET元件以及N型金屬氧化物半導體(NMOS)FinFET元件。以下所描述的仍然是FinFET的示例以示出本發明的各種實施例。然而，應理解的是，除特殊聲明外，本申請並不侷限於元件的一種特定類型。
圖1是根據本揭露的各方面，製造半導體元件200的方法 100的流程圖。圖2A至圖19B是根據方法100所製造的半導體元件200的透視圖。圖20A至21A是根據方法100所製造的半導體元件200的截面圖。在圖2A至21A中，以“A”為結尾的附圖示出了半導體原200的第一區域；以“B”為結尾的附圖示出了第二區域。在本實施例中，該第一區域是NMOS區域並且該第二區域是PMOS區域。
參考圖1和2A-2B，方法100始於操作步驟102，即，提供基板210。在本實施例中，基板210是以矽為主體的基板。選擇性地，基板210可包括元素半導體，諸如晶體結構中的矽或鍺；化合物半導體，諸如鍺化矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或其組合。
在另一實施例中，基板210具有矽上絕緣體(SOI)結構，該結構在基板中具有絕緣層。一個示範性的絕緣層可以是掩埋氧化層(BOX)。SOI基板可通過氧佈置(SIMOX)、晶圓粘合和/或其它適合的方法並採用分離的方式製造而成。
基板210可包括積體電路元件(未示出)。作為本領域常規技術之一，應理解的是各種積體電路元件(諸如電晶體、二極體、電容、電阻器等和/或其組合)可在基板210中和/或在基板210上形成，以符合用於設計FinFET的結構要求和功能要求。積體電路元件可採用任何適合的方法形成。
再次參考圖1和2A-2B，方法100進入至步驟104，即，形成第一圖案化硬質遮罩(HM)212以覆蓋PMOS區域，同時使NMOS區域未覆蓋。第一圖案化HM212可通過沉積、圖案化和蝕刻工藝形成。第一圖案化HM212可包括氧化矽、氮化矽、氮氧化矽或任何其它適合的介電材料，其通過熱氧化、化學蒸鍍(CVD)、原子層沉積或任何其它適合的方法形成。
參考圖1和3A-3B，方法100進入至步驟106，即，在NMOS 區域中的基板210上形成第一半導體材料層310，同時使第一圖案化HM212覆蓋PMOS區域。在本實施例中，第一半導體材料層310通過磊晶生長沉積而成。在其它示例中，磊晶工藝包括CVD沉積技術(例如，氣相磊晶(VPE)和/或特高真空CVD(UHV-CVD))、分子束磊晶和/或其它適合的工藝。第一半導體材料層310和基板210的半導體材料彼此各不相同。在本實施例中，第一半導體材料層310包括鍺化矽(SiGe)。在其它示例中，第一半導體材料層310可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷鎵鋁(AlGaAs)、鍺化矽(SiGe)、磷砷鎵(GaAsP)或其它適合的材料。
參考圖1和4A-4B，方法100進入至步驟108，即，在NMOS區域中的第一半導體材料層310上以及在PMOS區域中的基板210上形成第二半導體材料層320。在形成第二半導體材料層320之前，通過蝕刻工藝(諸如選擇性的濕蝕刻)移除第一圖案化HM212。第一和第二半導體材料層310和320彼此各不相同。在本實施例中，第一半導體材料層310包括SiGe，而第二半導體材料層320包括Si。在其它示例中，第二半導體材料層320可包括Ge、GaAs、AlGaAs、SiGe、GaAsP或其它適合的材料。第二半導體材料層320的形成與上述圖3A-3B中形成第一半導體材料層310的很多方面相類似。
參考圖1和5A-5B，方法100進入至步驟110，即，在NMOS區域和PMOS區域二者中的第二半導體材料層320上形成掩蓋層HM330。掩蓋層HM330可包括氮化矽、氮氧化矽、碳化矽、氮碳矽等或其組合。在一些實施例中，沉積掩蓋層HM330之前，首先在第二半導體材料層320上沉積墊片氧化層325，從而在第二半導體材料層320和掩蓋層HM330之間提供應力緩衝。掩蓋層HM330和墊片氧化層325可通過CVD、PVD、ALD或其它適合的技術形成。
參考圖1和6A-6B，方法100進入至步驟112，即，在NMOS 區域中形成第一鰭410並且在PMOS區域中形成第二鰭420，同時在第一鰭410之間形成鰭溝道430，並且在第二鰭420之間形成鰭溝道440。第一和第二鰭410和420通過蝕刻掩蓋層HM330(也可蝕刻墊片氧化層325(如果其存在))、第二和第一半導體材料層320和310，以及基板210而形成。
蝕刻工藝可包括濕蝕刻、干蝕刻或其組合。在一個實施例中，濕蝕刻溶劑包括氫氧化四甲銨(TMAH)、HF/HNO3/CH3COOH溶劑，或其它適合的溶劑。其各自的蝕刻工藝可調整其各種蝕刻參數，諸如所使用的蝕刻劑、蝕刻溫度、蝕刻溶劑濃度、蝕刻壓力、電源、RF偏置電壓、RF偏置功率、蝕刻劑流速和/或其它適合的參數。例如，濕蝕刻溶劑可包括NH4OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(氫氧化四甲銨)，其它適合的濕蝕刻溶劑或其組合。在另一實施例中，干蝕刻工藝包括採用氯基化學的偏置電漿體蝕刻工藝。其它干蝕刻劑氣體包括CF4、NF3、SF6和He。干蝕刻也可採用諸如DRIE(深反應離子蝕刻)的機制而單向地實施。
可選擇地，在掩蓋層HM330上形成圖案化光阻層，並且然後通過該圖案化光阻層蝕刻該掩蓋層HM330，從而使掩蓋層HM330被圖案化。在圖案化該掩蓋層HM330之後，移除圖案化光阻層。並且然後通過被圖案化的掩蓋層HM330而蝕刻第二和第一半導體層320和310以及基板210。
在本實施例中，需控制蝕刻的深度，從而在鄰接於第一鰭410的鰭溝道430中完全地暴露第一和第二半導體層310和320，並且在鄰接於第二鰭420的鰭溝道440中完全地暴露第二半導體層320。
參考圖1和7A-7B，方法100進入至步驟114，即，將第一半導體材料層310轉換為用於增強元件電氣絕緣的介電層510。在一些實施例中，轉換工藝是氧化工藝。在一個實施例中，熱氧化工藝以氧 環境為主。在另一個實施例中，熱氧化工藝以蒸汽環境和氧環境的組合物為主。在熱氧化工藝期間，第一半導體材料層310的至少一側部分轉換為介電層510。
作為一種示例，第一半導體材料層310包括SiGex，此處下標x是Ge在原子百分比中的組分。第一半導體材料層310通過熱氧化工藝被部分氧化或被全部氧化，由此而形成包括氧化鍺矽(SiGeOy)或氧化鍺(GeOy)的半導體氧化層510，其中下標y是氧在原子百分比中的組分。
在一些實施例中，在熱氧化工藝期間，所暴露的第二半導體材料層320、第一和第二鰭410和420二者也可同樣被部分氧化，從而在其暴露的表面上形成半導體氧化層520。在這種情況下，熱氧化工藝可控制為：半導體材料層320的氧化比第一半導體材料層310的氧化更慢。如此，第二半導體氧化層520比第一半導體氧化層510薄。
例如，在一些實施例中，在溫度範圍為約400℃至約600°C且壓力範圍為約1atm至約20atm的情況下，以H2O反應來實施熱氧化工藝。在一些實施例中，在氧化工藝之後，通過清洗過程(包括採用稀氫氟酸(DHF))移除半導體氧化層550。在一些實施例中，半導體氧化層520未被移除。為清楚起見，在隨後的附圖中半導體氧化層520由於通過清洗過程被移除而未示出。
參考圖1和8A-8B，方法100進入至步驟116，即，用第一介電層530填充鰭溝道430和440，從而使第一鰭310彼此分離並且使第二鰭320彼此分離。第一介電層530可包括氧化矽、氮化矽、氮氧化矽、空氣間隙、其它適合的材料或其組合。第一介電層530可通過ALD、HDP-CVD、可流動CVD(FCVD)(例如，在遠端電漿系統和後續硬化中沉積基於CVD的材料，從而使其轉換成另一材料，諸如氧化物)等或其組合沉積而成。在本實施例中，研磨工藝(諸如化學機械研磨 (CMP))應用於移除任何多餘的第一介電層530以及圖案化掩蓋層HM330。在實施CMP工藝后，第一介電層530的頂面以及第一和第二鰭410和420大體上是共面的。
參考圖1和9A-9B，方法100進入至步驟118，即，使第二鰭420凹陷並且在凹陷的第二鰭420上沉積第三半導體材料層620，同時使第二圖案化HM610覆蓋NMOS區域。形成第二圖案化HM610以保護預確定區域，諸如NMOS區域。第二圖案化HM610可包括氮化矽、氮氧化矽、碳化矽、氮碳矽等或其組合。第二圖案化HM610的形成與上述圖5A-5B中形成第一圖案化HM212的很多方面相類似。
第二鰭420可通過選擇性干蝕刻、選擇性濕蝕刻或其組合而使其凹陷。在沒有充分地蝕刻第一介電層530的情況下，蝕刻工藝選擇性地凹陷第二鰭420。
第三半導體材料層620可包括Ge、GaAs、AlGaAs、SiGe、GaAsP和/或其它適合的材料。第三半導體材料層620的形成與上述圖3A-3B中形成第一半導體材料層310的很多方面相類似。
參考圖1和10A-10B，方法100進入至步驟120，即，圍繞第二和第三半導體材料層320和620使第一介電層530凹陷，從而使其橫向地暴露。在本實施例中，在NMOS區域中控制蝕刻的深度，從而使第二半導體材料層320完全地暴露並且使介電層510至少部分暴露，以及在PMOS中使第三半導體材料層620完全地暴露並且使基板210至少部分暴露。如圖所示，在NMOS區域中凹陷的第一介電層530的頂面530T低於半導體介電材料層510的頂面510T，並且在PMOS區域中其低於第三半導體材料層620的底面620B。
在一些實施例中，第一介電層530通過選擇性干蝕刻、選擇性濕蝕刻或其組合而使其凹陷。在沒有充分地蝕刻第二和第三半導體材料層320和620的情況下，蝕刻工藝選擇性地凹陷第一介電層530。
為了清楚且更好地示出本揭露的理念，所暴露的第二半導體材料層320被稱作第三鰭630，並且所暴露的第三半導體材料層620被稱作第四鰭640。因此第三鰭630形成在第一鰭410的介電層510上並且與第一鰭410的介電層510物理接觸，而且第四鰭640形成在第二鰭420上並且與第二鰭420物理接觸。如上所述，介電層510提供了用於增強第三鰭630的電氣絕緣。
參考圖1和11A-11B，方法100進入至步驟122，即，在第四鰭640上形成第一封蓋層650用以防止向外擴散。在一個實施例中，第一封蓋層650包括Si用以防止Ge從SiGe鰭640(第四鰭)中向外擴散。在一些實施例中，第一封蓋層650通過ALD、CVD、PVD或其它適合的技術沉積在基板210上。然後，形成圖案化HM以覆蓋第四鰭640上的第一封蓋層650。然後，第一封蓋層通過圖案化HM而被蝕刻。第一封蓋層650通過選擇性蝕刻而被移除。圖案化HM通過另一蝕刻工藝而被移除。
參考圖1和12A-12B，方法100進入至步驟124，即，在第三鰭630和第四鰭640上形成第二封蓋層660。如圖所示，第二封蓋層660直接設置在NMOS區域中的第二半導體材料層320、介電層510和第一介電層530上，並且第二封蓋層660直接設置在PMOS區域中的第一封蓋層650、第二鰭420和第一介電層530上。第二封蓋層660可包括氮化矽、氮氧化矽、碳化矽、氮碳矽或其它適合的材料。在本實施例中，第二封蓋層660與第一介電層530不同，從而在後續蝕刻期間實現選擇性地蝕刻，下文將對此作詳細描述。在一個實施例中，第二封蓋層660包括氮化矽。第二封蓋層660可通過ALD、CVD、PVD或其它適合的技術沉積而成。
參考圖1和13A-13B，方法100進入至步驟126，即，在第二封蓋層660上形成第二介電層670。第二介電層670與上述圖8A-8B中 第一介電層530的很多方面相類似。在一個實施例中，第二介電層670具有與第一介電層530相同的材料。在形成第二介電層670期間，第二封蓋層660保護第三和第四鰭630和640用以防止產生負面影響，諸如通過FCVD工藝形成第二介電層670之後在實施韌化工藝期間的進一步氧化。
在本實施例中，應用研磨工藝(諸如CMP)以移除任何多餘的第二介電層670，並且相對於第三和第四鰭630和640的頂面而研磨第二介電層670的頂面。在一些實施例中，第二封蓋層660在CMP工藝中用作蝕刻終止層以提高凹陷工藝窗口。
參考圖1和14A-14B，方法100進入至步驟128，即，使第二介電層670凹陷以橫向地暴露第三和第四鰭630和640上的第二封蓋層660。控制該凹陷從而使第二介電層670的頂面670T分別在鰭溝道430和440中的第二封蓋層660上保留一定的厚度t。因此，凹陷的第一介電層530、剩餘的第二介電層670和第二封蓋層660在第一鰭410、第二鰭420、第三鰭630和第四鰭640中的每一個之間形成絕緣結構680(或稱為淺溝道隔離(STI)結構)。通過控制第二介電層670的剩餘厚度t，該方法提供了具有靈活性和可操作性的工藝以實現STI結構680所要達到的厚度。
第二介電層670可通過選擇性干蝕刻、選擇性濕蝕刻或其組合而使其凹陷。在沒有充分地蝕刻第二封蓋層660的情況下，蝕刻工藝選擇性地凹陷第二介電層670。因此，第二封蓋層660保護第三和第四鰭630和640使其避免在凹陷過程期間在第三和第四鰭上產生負面影響，諸如鰭高度減小。
參考圖1和15A-15B，方法100進入至步驟130，即，從第三和第四鰭630和640上移除第二封蓋層660的一部分。在本實施例中，第二封蓋層可通過選擇性干蝕刻、選擇性濕蝕刻或其組合而被移除。 在沒有充分地蝕刻第二介電層670、第二半導體材料層320和第一封蓋層650的情況下，蝕刻工藝選擇性地移除第二封蓋層660。因此，在鰭溝道430和440中完整地保留了在第二介電層670下方的第二封蓋層660。
參考圖16A-16B，在一些實施例中，第三和第四鰭630和640，其每一個包括源極/汲極(S/D)區域710和閘極區域715。在優選實施例中，S/D區域710中的一個是源極區域，並且S/D區域710中的另一個是汲極區域。S/D區域710通過閘極區域715而分開。
再次參考圖1和16A-16B，方法100進入至步驟132，即，在閘極區域715中形成閘極堆疊720，並且在該閘極堆疊720的側壁上形成側壁墊片730。在採用后形成閘極工藝的一個實施例中，閘極堆疊720是虛擬閘極，並且在後續階段將被最終的閘極堆疊所替代。具體而言，在高溫工藝之後(諸如用於在形成源極/汲極期間活化源極/汲極的熱處理工藝)用具有高介電係數的介電層(HK)和金屬閘極電極(MG)代替虛擬閘極堆疊720。
在基板210上形成虛擬閘極堆疊720，其包括包覆第三和第四鰭630和640的一部分。在一個實施例中，虛擬閘極堆疊720包括電極層722、氧化矽層724和閘極HM726。電極層722可包括多晶的矽(polycrystalline silicon)(多晶矽(polysilicon))。閘極HM726包括適合的介電材料，諸如氮化矽、氮氧化矽或碳化矽。虛擬閘極堆疊720通過適合的工藝(包括沉積、網印技術圖案化和蝕刻)而形成。在各種示例中，沉積包括CVD、PVD、ALD、熱氧化、其它適合的技術或其組合。蝕刻工藝可包括干蝕刻、濕蝕刻和/或其它的蝕刻方法(反應離子蝕刻)。
側壁墊片730可包括介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。側壁墊片730可包括多層結構。用於形成側 壁墊片730的典型方法包括在閘極堆疊720上沉積介電材料並且然後單向地回蝕該介電材料。回蝕工藝可包括多階段的蝕刻以獲取蝕刻的選擇性、靈活性和所希望的過蝕刻控制。
參考圖1和17A-17B，方法100進入至步驟134，即，在NMOS區域的S/D區域710中形成第一S/D結構810，並且在PMOS區域的S/D區域710中形成第二S/D結構812。可通過凹陷第三和第四鰭630和640的一部分而形成該S/D結構810和812從而形成S/D凹陷溝道，並且在該S/D凹陷溝道中磊晶生長第四和第五半導體材料層815和816。第四和第五半導體材料層815和816可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP和/或其它適合的材料。第一和第二S/D結構810和812可通過一個或多個磊晶或磊晶的(epi)工藝而形成。第一和第二S/D結構810和812可在epi工藝期間原位摻雜。例如，磊晶生長的Si第一S/D結構810可摻雜碳以形成Si：C S/D結構，摻雜磷以形成Si：P S/D結構，或摻雜碳和磷二者以形成SiCP S/D結構；磊晶生長的SiGe第二S/D結構812可摻雜硼。在一個實施例中，第一和第二S/D結構810和812可以非原位摻雜，而是實施佈置工藝(即，表面結合佈置工藝)以摻雜第一和第二S/D結構810和812。
參考圖1和18A-18B，方法100進入至步驟136，即，在基板210上形成層間介電(ILD)層820。ILD層820包括氧化矽、氮氧化矽、具有低介電係數的介電材料和/或其它適合的介電材料。ILD層820可包括單一層或可替代的多層。ILD層820通過適合的技術(諸如CVD、ALD和旋塗式工藝(SOG))而形成。在其后可實施CMP工藝以移除多餘的ILD層820，同時也移除第三HM726和墊片氧化層724，以研磨半導體元件200的頂面。
參考圖1和19A-19B，方法100進入至步驟140，即，用金屬閘極堆疊(MG)910代替虛擬閘極堆疊720。首先，移除虛擬閘極堆 疊720以形成閘極溝道。虛擬閘極堆疊720可通過蝕刻工藝(諸如選擇性濕蝕刻和/或選擇性干蝕刻)而被移除，其設計為相對於側壁墊片730、ILD層820、第二和第三半導體材料層320和630而言具有充足的蝕刻選擇性。根據其各自的蝕刻劑，蝕刻工藝可包括一個或多個蝕刻步驟。可選擇地，虛擬閘極堆疊720可通過一系列工藝(包括網印技術圖案化和蝕刻工藝)而被移除。
然後，在閘極溝道中形成MG堆疊910，其包括包覆第三鰭630和第四鰭640。MG堆疊910可包括閘極介電層和在該閘極介電層上的閘極電極。在一個實施例中，閘極介電層包括具有高介電係數的介電材料層(在本實施例中，該介電層的介電係數高於熱氧化矽的介電係數)，並且閘極電極包括金屬、金屬合金或金屬矽化物。形成MG堆疊910可包括沉積和CMP工藝，其中沉積是用於形成各種閘極材料，CMP工藝是用於移除多餘的閘極材料並且研磨半導體元件200的頂面。
圖20A-20B以局部剖視圖的形式進一步示出半導體元件200。具體而言，為清楚起見而放大了半導體元件200的一部分。在實施例中，閘極介電層914包括介面層(IL)和HK介電層。IL包括氧化物、氧矽氫氟物和氮氧化物，其通過適合的方法(諸如ALD、CVD、熱氧化或臭氧氧化)沉積而成。HK介電層通過適合的技術(諸如ALD、CVD、金屬有機CVD(MOCVD)、物理式氣相鍍著法(PVD)、其它適合的技術或其組合)而沉積在IL上。HK介電層可包括LaO、AlO、ZrO,TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、或其它適合的材料。
金屬閘極(MG)電極916可包括單一層或作為選擇可包括多層結構，諸如金屬層(其具有用以提高元件性能的功函數)(功函數金屬層)、襯料層、潤濕層、粘合層以及金屬、金屬合金或金屬 矽化物的導電層的各種組合。MG電極916可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何適合的材料或其組合。MG電極916可通過ALD、PVD、CVD或其它適合的工藝而形成。MG電極916可採用不同的金屬層在NMOS和PMOS中分別形成。採用CMP工藝以移除多餘的MG電極916。
再次參考圖19A和20A，在NMOS區域中，通過閘極區域715中的第二半導體材料層320而形成第三鰭630。第三鰭630設置在介電層510上並且與介電層510物理接觸。第一鰭410的較低部分包括基板210的一部分。第三鰭630被MG堆疊910包覆。STI結構680形成在兩個第一鰭410中的每一個之間。STI結構680包括第一介電層530、第二封蓋層660和第二介電層670，其中第二封蓋層660設置在第一介電層530上並且與第一介電層530物理接觸，第二介電層670設置在第二封蓋層660上並且與第二封蓋層660物理接觸。第二介電層670具有厚度t。第一介電層530的頂面530T低於介電層510的頂面510T。
再次參考圖19B和20B，在PMOS區域中，通過閘極區域715中的第三半導體材料層620而形成第四鰭640。第四鰭640沉積在第二鰭420上並且與第二鰭420物理接觸，該第二鰭420包括基板210的一部分。第四鰭640被MG堆疊910包覆。STI結構680形成在兩個第二鰭420中的每一個之間。STI結構680包括第一介電層530、第二封蓋層660和第二介電層670，其中第二封蓋層660沉積在第一介電層530上並且與第一介電層530物理接觸，第二介電層670沉積在第二封蓋層660上並且與第二封蓋層660物理接觸。第二介電層670具有厚度t。第一介電層530的頂面530T低於介電層510的底面620B。
半導體元件200可進一步經歷CMOS或MOS技術工藝以形成本領域熟知的各種結構和區域。例如，後續工藝可在基板210上形成各種接觸/孔/線以及多層互連結構(例如，金屬層和層間介電)，其 構造為連接各種結構以形成包括一個或多個FinFET的功能電路。在優選示例中，多層互連包括垂直互連(諸如孔或接觸)和水平互連(諸如金屬線)。各種互連結構可採用各種導電材料，其包括銅、鎢和/或矽化物。在一個示例中，鑲嵌式和/或雙鑲嵌式工藝用於形成與銅相關的多層互連結構。
附加的步驟可在方法100之前、期間和之後實施，並且上述的一些步驟在該方法下的其它實施例中可被代替或被省略。
作為一種示例，在一個實施例中，省略了用於形成介電層510的步驟104、106、108和114，因此，在NOMS區域中，第五鰭950形成為包括基板210的一部分，如圖21A所示。第五鰭950被MG堆疊910包覆。STI結構680形成在兩個第五鰭950中的每一個之間。STI結構680包括第一介電層530、第二封蓋層660和第二介電層670，其中第二封蓋層660沉積在第一介電層530上並且與第一介電層530物理接觸，第二介電層670沉積在第二封蓋層660上並且與第二封蓋層660物理接觸。第二介電層670具有厚度t。
綜上所述，本揭露提供一種用於製造半導體元件的方法。該方法採用封蓋層，從而在鰭結構之間形成絕緣區域期間防止在鰭結構上產生負面影響。該方法還採用在封蓋層上形成介電層，從而實現絕緣區域所要達到的厚度。該方法提供了用於形成鰭結構和絕緣區域的非常簡單且靈活的工藝流程。該方法證實了元件的性能以及可靠性的改進。
因此，本揭露提供了製造半導體結構的方法的一個實施例。該方法包括在基板上形成第一鰭結構和第二鰭結構，其中第一溝道位於第一和第二鰭結構之間。該方法還包括：在第一溝道內形成第一介電層；凹陷第一介電層以暴露第一鰭結構的一部分；在第一鰭結構的該暴露部分上以及在第一溝道中凹陷的第一介電層上形成第一封 蓋層；在第一溝道中的第一封蓋層上形成第二介電層，同時第一封蓋層覆蓋第一鰭結構的該暴露部分；以及從第一鰭結構移除第一封蓋層。
本揭露還提供了製造半導體結構的方法的另一實施例。該方法包括提供具有第一區域和第二區域的基板；在該第一區域中形成第一鰭結構和第二鰭結構，其中第一溝道位於該第一和第二鰭結構之間。該方法還包括在該第二區域中形成第三鰭結構和第四鰭結構，其中第二溝道位於該第三和第四鰭結構之間。該第三鰭結構具有與該第一鰭結構不同的材料。該方法還包括在該第一和第二溝道中形成第一介電層；在該第一溝道中凹陷該第一介電層以暴露該第一和第二鰭結構的一部分，並且在該第二溝道中凹陷該第一介電層以暴露該第三和第四鰭結構的一部分。該方法還包括在該第三和第四鰭結構上形成第一封蓋層；在該第一鰭結構、該第二鰭結構、該第一封蓋層、以及該第一和第二溝道上形成第二封蓋層。該方法還包括在該第一和第二溝道中的該第二封蓋層上形成第二介電層；以及從該第一鰭結構、該第二鰭結構和該第一封蓋層移除該第二封蓋層。
本揭露還提供了元件的結構。該元件包括第一鰭結構，該第一鰭結構位於基板的第一區域中，該第一鰭結構包括該基板的第一部分；介電層，該介電層沉積在該基板的該第一部分上並且與該基板的該第一部分物理接觸；以及第一半導體材料層，該第一半導體材料層沉積在該介電層上並且與該介電層物理接觸。該元件還包括第二鰭結構，該第二鰭結構位於該基板的第二區域中，該第二鰭結構包括該基板的第二部分；第二半導體材料層，該第二半導體材料層設置在該基板的該第二部分上並且與該基板的該第二部分物理接觸；以及第一封蓋層，該第一封蓋層包覆該第二半導體材料層。該元件還包括第一隔離結構，該第一隔離結構設置在鄰接於該第一鰭結構的該基板中，該第一隔離結構包括第一介電層；第二封蓋層，該第二封蓋層設 置在該第一介電層上，並且與該第一介電層物理接觸，該第二封蓋層與該介電層物理接觸；以及第二介電層，該第二介電層設置在該第二封蓋層上，並且與該第二封蓋層物理接觸。該元件還包括第二隔離結構，該第二隔離結構設置在鄰接於該第二鰭結構的該基板中，該第二隔離結構包括第一介電層；第二封蓋層，該第二封蓋層設置在該第一介電層上，並且與該第一介電層物理接觸，該第二封蓋層與該第二封蓋層物理接觸；以及第二介電層，該第二介電層設置在該第二封蓋層上，並且與該第二封蓋層物理接觸。該元件還包括第一金屬閘極，該第一金屬閘極包覆該第一鰭結構的一部分；以及第二金屬閘極，該第二金屬閘極包覆該第二鰭結構的一部分。
上述概括了幾個實施例的特徵，從而使本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應理解的是，其可容易地將本揭露作為設計或修改其它工藝的基礎，從而達到此處所引用的實施例的相同目的和/或實現相同的有益效果。本領域技術人員還應理解的是，這種等同的構造不能背離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下可進行各種改變、替換和更改。
100‧‧‧方法
102~136‧‧‧步驟

Claims (10)

  1. 一種方法，包括：在基板上形成第一鰭結構和第二鰭結構，其中第一溝道位於該第一和第二鰭結構之間；在該第一溝道內形成第一介電層；凹陷該第一介電層以暴露該第一鰭結構的一部分；在該第一鰭結構的該暴露部分上以及在該第一溝道中該凹陷的第一介電層上形成第一封蓋層；在該第一溝道中的該第一封蓋層上形成第二介電層，同時該第一封蓋層覆蓋該第一鰭結構的該暴露部分；以及從該第一鰭結構移除該第一封蓋層。
  2. 根據權利要求1所述的方法，其中在該基板上形成該第一鰭結構和該第二鰭結構包括：在該基板上磊晶生長第一半導體材料層；在該第一半導體材料層的頂部上磊晶生長第二半導體材料層；蝕刻該第二和第一半導體材料層以形成該第一鰭結構、該第二鰭結構和該第一溝道；以及將該第一半導體材料層轉換成該介質層。
  3. 根據權利要求1所述的方法，其中在該基板上形成該第一鰭結構和該第二鰭結構包括：在該基板上形成圖案化遮罩層；以及通過該圖案化遮罩層移除該基板的一部分以形成該第一和第二鰭結構以及該第一溝道。
  4. 根據權利要求2所述的方法，其中該第一介電層是凹陷至充分地暴露該第二半導體材料層並且部分地暴露該第一介電層。
  5. 根據權利要求1所述的方法，其中在該第一溝道中的該第一封蓋層上形成第二介電層，同時該第一封蓋層覆蓋該第一鰭結構的該暴露部分包括：在該第一溝道上的該第一封蓋層、該第一鰭結構和該第二鰭結構上沉積該第二介電層；以及通過選擇性蝕刻工藝以凹陷該第二介電層，其中凹陷該第二介電層但實質上不蝕刻該第一封蓋層。
  6. 根據權利要求1所述的方法，還包括：在該基板上形成第三鰭結構和第四鰭結構，其中第二溝道位於該第三和第四鰭結構之間，其中用該凹陷的第一介電層填充該第二溝道；在該第三鰭結構上形成鰭封蓋層；在該鰭封蓋層上以及在該第二溝道中該凹陷的第一介電層上形成該第一封蓋層；在該第二溝道中的該第一封蓋層上形成該第二介電層，同時該第一封蓋層覆蓋該第三鰭結構；以及移除該第一封蓋層。
  7. 根據權利要求6所述的方法，其中在該基板上形成該第三鰭結構和該第四鰭結構包括：蝕刻該基板以形成鰭結構和該第二溝道； 用該第一介電層填充該第二溝道；移除該鰭結構的一部分以形成鰭溝道；在該鰭溝道中磊晶生長第三半導體材料層；以及凹陷該第一介電層以充分地暴露該第三半導體材料層。
  8. 根據權利要求1所述的方法，還包括：移除該第一封蓋層之後，在該第一鰭結構中的閘極區域中形成虛擬閘極；在該第一鰭結構中的源/汲極區域中形成源/汲極結構；以及用具有高介電係數金屬閘極代替該虛擬閘極，包括包覆該第一鰭結構。
  9. 一種方法，包括：提供具有第一區域和第二區域的基板；在該第一區域中形成第一鰭結構和第二鰭結構，其中第一溝道位於該第一和第二鰭結構之間；在該第二區域中形成第三鰭結構和第四鰭結構，其中第二溝道位於該第三和第四鰭結構之間，其中該第三鰭結構具有與該第一鰭結構不同的材料；在該第一和第二溝道中形成第一介電層；在該第一溝道中凹陷該第一介電層以暴露該第一和第二鰭結構的一部分，並且在該第二溝道中凹陷該第一介電層以暴露該第三和第四鰭結構的一部分；在該第三和第四鰭結構上形成第一封蓋層；在該第一鰭結構、該第二鰭結構、該第一封蓋層、以及該第一和第二溝道上形成第二封蓋層； 在該第一和第二溝道中的該第二封蓋層上形成第二介電層；以及從該第一鰭結構、該第二鰭結構和該第一封蓋層移除該第二封蓋層。
  10. 一種元件，包括：第一鰭結構，該第一鰭結構位於基板的第一區域中，該第一鰭結構包括：該基板的第一部分；介電層，該介電層沉積在該基板的該第一部分上並且與該基板的該第一部分物理接觸；以及第一半導體材料層，該第一半導體材料層沉積在該介電層上並且與該介電層物理接觸；第二鰭結構，該第二鰭結構位於該基板的第二區域中，該第二鰭結構包括：該基板的第二部分；第二半導體材料層，該第二半導體材料層沉積在該基板的該第二部分上並且與該基板的該第二部分物理接觸；以及第一封蓋層，該第一封蓋層包覆該第二半導體材料層；第一隔離結構，該第一隔離結構設置在鄰接於該第一鰭結構的該基板中，該第一隔離結構包括：第一介電層；第二封蓋層，該第二封蓋層設置在該第一介電層上，並且與該第一介電層物理接觸，該第二封蓋層與該介電層物理接觸；以及第二介電層，該第二介電層設置在該第二封蓋層上，並且與該第二封蓋層物理接觸；第二隔離結構，該第二隔離結構設置在鄰接於該第二鰭結構的該 基板中，該第二隔離結構包括：第一介電層；第二封蓋層，該第二封蓋層設置在該第一介電層上，並且與該第一介電層物理接觸，該第二封蓋層與該第一封蓋層物理接觸；以及第二介電層，該第二介電層設置在該第二封蓋層上，並且與該第二封蓋層物理接觸；第一金屬閘極，該第一金屬閘極包覆該第一鰭結構的一部分；以及第二金屬閘極，該第二金屬閘極包覆該第二鰭結構的一部分。
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