CN108231889B - 具有垂直结构的2-d材料晶体管 - Google Patents

具有垂直结构的2-d材料晶体管 Download PDF

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Abstract

描述了包括二维(2‑D)材料的半导体结构及其制造方法。通过在诸如鳍式场效应晶体管(FET)的晶体管栅极构架中采用2‑D材料，本发明的半导体结构包括垂直栅极结构并且包含2‑D材料，诸如石墨烯、过渡金属二硫属化物(TMD)或磷烯。本发明的实施例还涉及具有垂直结构的2‑D材料晶体管。

Description

具有垂直结构的2-D材料晶体管
技术领域
本发明的实施例涉及具有垂直结构的2-D材料晶体管。
背景技术
半导体结构和制造工艺中的许多改进有助于减小集成电路的尺寸并且增加集成电路的性能。半导体结构中的一种发展是称为“鳍式场效应晶体管”(FinFET)的晶体管结构的引入。FinFET晶体管可以具有超越其它类型的晶体管(例如，平面场效应晶体管)的优势，诸如例如更大的沟道控制、减小的短沟道效应、更高的封装密度和更低的亚阈值漏电流。
二维(2-D)材料层可以用于形成FinFET和其它类型的晶体管的沟道区域。
发明内容
本发明的实施例提供了一种半导体结构，包括：衬底，包括第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍通过内部栅电极区域分隔开；第一栅极堆叠件，包括从所述第一鳍的第一侧壁连续延伸至所述第二鳍的第一侧壁的第一二维(2-D)材料层；以及第二栅极堆叠件，包括从所述第一鳍的第二侧壁连续延伸至所述第二鳍的第二侧壁的第二二维材料层。
本发明的另一实施例提供了一种制造半导体结构的方法，所述方法包括：提供包括鳍的衬底，其中，所述鳍包括第一侧壁和第二侧壁；在所述第一侧壁和所述第二侧壁上沉积相应的第一二维(2-D)材料层和第二二维(2-D)材料层；在所述第一二维材料层和所述第二二维材料层上方沉积第一栅极绝缘层和第一栅电极；在所述第一二维材料层和所述第二二维材料层之间的所述鳍中蚀刻凹槽；在所述第一二维材料层和所述第二二维材料层之间的所述凹槽中形成第二栅极绝缘层和第二栅电极。
本发明的又一实施例提供了一种半导体结构，包括：衬底，包括鳍，其中，所述鳍包括相对侧壁和顶面；二维(2-D)材料层，位于所述鳍的相对侧壁和顶面上方；第一介电层，位于所述二维材料层上方；栅电极，位于所述第一介电层的部分上方；以及源极和漏极端子，位于所述二维材料层上方，其中，所述源极和漏极端子位于所述栅电极的相对侧上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的示例性半导体器件结构的等轴视图。
图2A至图2B是根据一些实施例，在鳍形成以及沉积层间电介质(ILD)和背栅极绝缘层之后，部分制造的鳍基结构的相应的截面图和等轴视图。
图3A和图3B是根据一些实施例，在2-D材料的沉积之后的部分制造的鳍基结构的相应的截面图和等轴视图。
图4A至图4B是根据一些实施例，在栅电极材料的沉积之后的部分制造的鳍基结构的相应的截面图和等轴视图。
图5是根据一些实施例，在去除一部分栅极材料和栅极氧化物层之后的部分制造的鳍基结构的等轴视图。
图6是根据一些实施例，在源极和漏极金属化之后的部分制造的鳍基结构的等轴视图。
图7A至图7B示出了根据一些实施例，在鳍形成和硬掩模沉积之后，部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图8A是根据一些实施例，在鳍的暴露侧壁上沉积2-D材料之后的部分制造的双栅极半导体结构的截面图。
图8B是根据一些实施例，在栅极绝缘层和栅电极层的沉积之后的部分制造的FinFET的截面图。
图9A是根据一些实施例，在2-D材料的沉积之后的部分制造的双栅极半导体结构的截面图。
图9B是根据一些实施例，在回蚀刻2-D材料并沉积栅极绝缘层和栅电极层之后，部分制造的双栅极半导体结构的截面图。
图10A至图10B是根据一些实施例，在平坦化之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图11A至图11B示出了根据一些实施例，在去除一部分的鳍之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图12A至图12B示出了根据一些实施例，在栅极绝缘层的沉积之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图13A至图13B示出了根据一些实施例，在掩模层的形成之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图14A至图14B示出了根据一些实施例，在使用掩模层蚀刻栅极绝缘层之后，部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图15A至图15B示出了根据一些实施例，在去除掩模层和沉积栅电极层之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图16A至图16B示出了根据一些实施例，在去除一部分栅极绝缘层和栅电极层之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。
图17A至图17B示出了根据一些实施例，在形成金属源极和漏极端子之后的部分制造的双栅极半导体结构的截面图和等轴视图。
图18是根据一些实施例的示出用于制造包含2-D材料的半导体结构的示例性方法的流程图。
图19是根据一些实施例说明用于制造包含2-D材料的双栅极半导体结构的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个组件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文使用的缩写“FET”指的是场效应晶体管。FET的实例是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以是例如(i)在诸如半导体晶圆的衬底的平面中和上构建的平面结构或(ii)构建有垂直结构。
术语“FinFET”指的是在相对于晶圆的平面垂直取向的鳍上方形成的FET。
“S/D”指的是形成FET的两个端子的源极和/或漏极结。
本文使用的术语“标称”指的是组件或工艺操作的特性或参数的期望值或目标值。特性或参数的标称值可以在产品或工艺的设计阶段期间设置并且可以是期望值之上和/或之下的值的范围。值的范围可以归因于例如制造工艺或公差的变化。
本文使用的术语“垂直”意味着标称垂直于衬底的表面。
“外延层”指的是单晶材料的层或结构。同样地，“外延生长”指的是单晶材料的层或结构。外延生长的材料可以是掺杂或未掺杂的。
尽管实现了多种增强技术，例如用于增强静电控制的新型器件架构、通过应变沟道使传输增强、改进掺杂剂活化和寄生电阻的减小，目前的硅基晶体管的性能和可扩展性正在达到基本物理极限。随着器件尺寸按比例缩小以实现更高的封装密度，缩小硅基晶体管已是一项挑战。
例如，虽然FinFET可以表现出改进的性能，但是它们还是受到由减小的器件尺寸引起的复杂性的影响。随着FinFET的鳍结构的尺寸的减小，晶体管的性能在许多方面受到不利地影响。例如，主体厚度的减小(对应于鳍宽度的减小)会降低通过沟道区域的载流子迁移率。因此，沟道区域的有效电阻增加，而导致性能下降。
为了维持栅极对于晶体管的静电控制并且在短栅极长度下减小短沟道效应，可以使用较窄的鳍。但是，在窄的鳍宽度(例如，4-5纳米以下的宽度)下，由于表面散射效应，会导致沟道载流子的迁移率降低。可能影响FinFET的操作的另一因素是量子力学限制。如本领域中普通技术人员将理解的，随着主体厚度的减小，FinFET的阈值电压Vth增加。阈值电压是栅极堆叠件处需要的最小电压，以允许足够的电流在S/D区域之间流动。集成电路通常设计为用于特定的阈值电压或电压范围。然而，随着主体厚度减小，阈值电压增加；例如，阈值电压与主体宽度的平方的倒数(1/w2)成正比。随着FinFET尺寸的减小以及FinFET之间的变化，沿着沟道区域的主体厚度的较小的改变会增加不同FinFET器件的阈值电压差异。因此，器件之间的阈值电压的变化变得更加显着。
因此，半导体基沟道区域需要替代的结构来解决上述制造问题，以提供改进的载流子迁移率、较低的主体电阻和一致的器件性能。
在一些实施例中，可以采用二维(2-D)材料以形成用于半导体基沟道区域的替代结构。该2-D材料可以是通过化学键接合在一起的单层原子材料并且具有优异的电和物理性质。该单层可以彼此堆叠以形成包括单独的单层的2-D材料层。在一些实施例中，石墨烯的单独的单层、黑磷(也称为磷烯)的薄层、石墨烯类似物(诸如硅烯、锗烯、锡烯等)和/或氮化硼可以堆叠以创建2-D材料层。2-D材料的另一实例是过渡金属二硫属化物(TMD)。TMD具有通式MX2，其中，M表示来自元素周期表{IVB、VB、VIB}列的过渡金属(例如，钼(Mo)、钨(W)、铌(Nb)、铪(Hf)或钽(Ta))，并且X表示来自{硫(S)、硒(Se)或碲(Te)}族的元素。
根据本发明的一些实施例将上述2-D材料结合至诸如鳍基结构的晶体管栅极架构。在垂直半导体结构中使用2-D材料可以提供许多益处，诸如(i)高载流子迁移率；(ii)更高的封装密度(与不采用2-D材料的晶体管结构相比)；以及(iii)紧凑的双栅极结构等。
第一，由于它们的高载流子迁移率，2-D材料的独特的电性质使它们成为用于晶体管结构的颇具前景的备选。例如，由于这些2-D材料的表面在与金属接触时显示出金属/导电性能，因此S/D掺杂工艺将不再像采用传统的硅基材料的器件所要求的那样有必要，并且由2-D材料制成的导电沟道区域可以通过施加合适的栅极电压快速地和可靠地导通或截止。
第二，根据一些实施例，与不采用2-D材料的晶体管结构相比，半导体器件提供了更高的封装密度。薄层的2-D材料可制成紧凑的垂直结构并提供最小的主体厚度，因而允许在不牺牲器件性能的情况下进一步减小器件尺寸，并且进而产生更高的封装密度。例如，诸如一个分子厚的石墨烯层的2-D材料具有0.34nm的示例厚度。因此，在3-D器件架构中采用合适的2-D材料可达成进一步组件尺寸缩放、可适合于苛刻的(例如，亚15nm)栅极长度的高性能低功率器件。此外，利用复合结构的垂直器件可提供可堆叠的、自绝缘的单片3-D集成电路(3DIC)之基础，以实现更高程度的器件集成。
第三，具有超薄2-D材料沟道区域的紧凑型双栅极半导体结构可以通过利用沉积在牺牲垂直机械支撑上的2-D材料的垂直半导体结构来实现。
在描述涉及利用2-D材料的晶体管栅极构架的设计的实施例之前，以下说明用于FinFET的示例性制造工艺。图1提供了根据一些实施例，部分制造的FinFET的半导体器件的等轴视图。
图1是根据一些实施例的半导体结构100的等轴视图。半导体结构100包括FinFET。半导体结构100包括衬底102、多个鳍104、多个隔离结构106以及栅极结构108。栅极结构108设置在每个鳍104的侧壁和顶面上方。鳍104和隔离结构106分别具有顶面114和118。栅极结构108包括栅极介电结构115和栅电极结构117。在一些实施例中，一个或多个额外的层或结构可以包括在栅极结构108中。
图1示出了设置在栅电极结构117的顶面上的硬掩模120。硬掩模120用于图案化(诸如通过蚀刻)栅极结构108。在一些实施例中，硬掩模120由诸如例如氮化硅的介电材料制成。图1的等轴视图是在栅极介电层和栅电极层的图案化工艺(例如，蚀刻)以形成栅极结构108之后截取的。图1示出了栅极结构108。本领域普通技术人员将理解，集成电路可以包括多个这种以及类似的栅极结构。
图1所示的多个鳍结构104的每个均包括一对源极/漏极(S/D)端子，其中，源极端子称为源极区域110S并且漏极端子称为漏极区域110D。本领域普通技术人员将意识到，源极区域110S和漏极区域110D可以互换并且形成在鳍104中、上和/或周围。鳍104的沟道区域112位于栅极结构108之下。如图1所示，栅极结构108具有栅极长度L和栅极宽度(2xHF+W)。在一些实施例中，栅极长度L在从约10nm至约30nm的范围内。在一些实施例中，栅极长度L在从约3nm至约10nm的范围内。在一些实施例中，鳍宽度W在从约6nm至约12nm的范围内。在一些实施例中，鳍宽度W在从约4nm至约6nm的范围内。在一些实施例中，从鳍顶面114至栅极结构108的顶面测量的栅极结构108的栅极高度HG在从约50nm至约200nm的范围内。在一些实施例中，从隔离结构顶面118至鳍顶面114测量的鳍104的鳍高度HF在从约25nm至约100nm的范围内。
根据一些实施例，衬底102可以是硅衬底。在一些实施例中，衬底102可以是(i)另一半导体，诸如锗(Ge)；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)和/或锑化铟；(iii)合金半导体，包括硅锗(SiGe)；或(iv)它们的组合。在一些实施例中，衬底102可以是绝缘体上半导体(SOI)。在一些实施例中，衬底102可以是外延材料。
隔离结构106由介电材料制成并且可以由氧化硅、旋涂玻璃、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)结构。在一些实施例中，隔离结构是STI结构并且通过在衬底102中蚀刻沟槽形成。可以用绝缘材料填充沟槽，随后是化学机械抛光(CMP)和回蚀刻。用于隔离结构106和/或鳍104的其它制造技术是可能的。隔离结构106可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。
鳍104是形成一个或多个晶体管的有源区域。鳍104可以包括：(i)硅(Si)或另一元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟；(iii)合金半导体，包括SiGe；或(iv)它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍104。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶层(抗蚀剂)，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽组件。之后，在蚀刻工艺形成隔离结构106的凹槽时，该掩蔽组件可以用于保护衬底的区域，留下突出的鳍。可以使用反应离子蚀刻(RIE)和/或其它合适的工艺蚀刻凹槽。形成鳍104的许多其它方法可能是合适的。例如，根据一些实施例，鳍104可以包括外延材料。
根据一些实施例，栅极结构108可以包括栅极介电结构115、栅电极结构117、间隔件层111和/或一个或多个额外的层。为了便于描述，未在图1中示出间隔件层111。在一些实施例中，栅极结构108使用多晶硅作为栅电极结构117。图1中也示出了设置在栅电极结构117的顶面上的硬掩模120。硬掩模120用于图案化(诸如通过蚀刻)栅极结构108。在一些实施例中，硬掩模120由诸如氮化硅的介电材料制成。
虽然栅极结构108描述为对栅电极结构117使用多晶硅或非晶硅，但是本领域普通技术人员将理解，栅极结构108可以是诸如在用于形成金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。可以实施替换栅极工艺和相关的制造步骤，并且未在这些图中示出。金属栅极结构可以包括阻挡层、栅极介电层、功函层、金属填充层和/或用于金属栅极结构的其它合适的材料。在一些实施例中，金属栅极结构可以包括覆盖层、蚀刻停止层和/或其它合适的材料。
可以包括在金属栅极结构中的示例性p型功函金属是氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、Mo、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、铂(Pt)、其它合适的p型功函材料或它们的组合。可以包括在金属栅极结构中的示例性n型功函金属是Al、钛(Ti)、银(Ag)、钽铝(TaAl)、碳化钽铝(TaAlC)、氮化钽铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、其它合适的n型功函材料或它们的组合。功函数与功函层的材料组成相关。因此，选择功函层的材料以调整其功函数，使得可以通过在相应区域中形成器件实现期望的阈值电压Vth。可以通过化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、原子层沉积(ALD)和/或其它合适的工艺沉积功函层。
可以在功函金属层上方沉积填充金属层。填充金属层填充在由牺牲栅极结构的去除形成的沟槽或开口的剩余部分中。填充金属层可以包括Al、W、铜(Cu)和/或其它合适的材料。填充金属层可以通过ALD、CVD、物理汽相沉积(PVD)、镀和/或其它合适的工艺形成。
以上描述的半导体器件结构100包括鳍104和栅极结构108。半导体器件结构100可能需要额外的处理以形成诸如例如轻掺杂的漏极(LDD)区域和掺杂的S/D结构的各个部件。术语“LDD区域”用于描述设置在晶体管的沟道区域和晶体管的S/D区域的至少一个之间的轻掺杂的区域。可以通过掺杂在鳍104中形成LDD区域。掺杂工艺可用例如离子注入方式达成。本领域技术人员将意识到，其它工艺可以用于掺杂LDD区域。
图2A至图6是根据本发明的一些实施例的包含2-D材料的部分制造的鳍基结构的各个制造阶段的立体图和截面图。鳍基结构可以是包含2-D材料的鳍基晶体管。此处描述的用于鳍基结构的制造工艺是示例性的。本领域普通技术人员将意识到可以实施额外的步骤以形成鳍基结构。
图2A至图2B是根据一些实施例的在鳍形成以及层间介电(ILD)层和背栅极绝缘层的沉积之后的部分制造的鳍基晶体管的相应的截面图和等轴视图。
图2A是沿着图2B所示的切割线231截取的鳍基晶体管200的截面图。鳍基晶体管200包括衬底202、鳍204、多个隔离结构206和设置在鳍204的侧壁和顶面上方的背栅极绝缘层208。应该注意，鳍基晶体管200可以包括多个鳍204，为了简便，未在图2A和图2B中示出多个鳍204。
鳍204是在衬底202上形成的凸起部件的代表，并且可以由衬底202的部分形成或通过在衬底202上设置结构形成。可以使用诸如例如光刻和蚀刻工艺的合适的工艺制造鳍204。光刻工艺可以包括在衬底202上面(例如，在硅层上)形成光刻胶层(抗蚀剂)，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽组件。之后，在蚀刻工艺形成凹槽时，该掩蔽组件可以用于保护衬底202的区域，留下突出的鳍204。可以使用反应离子蚀刻(RIE)和/或其它合适的工艺蚀刻凹槽。在衬底202上形成鳍204的许多其它方法可能是合适的。鳍204可以包括：(i)硅或另一元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟；(iii)合金半导体，包括SiGe；或(iv)它们的组合。
在图2A中，鳍204可以通过对衬底202进行光刻和蚀刻工艺来制造并且鳍204和衬底202可以由相同的材料制成。在一些实施例中，衬底202可以是硅衬底并且鳍204可以包括硅材料。在一些实施例中，衬底202可以包括：(i)另一元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟；(iii)合金半导体，包括硅锗(SiGe)；(iv)或它们的组合。在一些实施例中，衬底202可以是绝缘体上半导体(SOI)衬底。
隔离结构206由介电材料制成并且可以由例如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料形成。隔离结构206可以是浅沟槽隔离(STI)结构或层间介电(ILD)结构。隔离结构206可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。
背栅极绝缘层208设置在鳍204的侧壁和顶面上方。可以通过在鳍基晶体管200上沉积绝缘材料并且实施随后的光刻和蚀刻工艺形成背栅极绝缘层208。光刻工艺可以包括在鳍基晶体管200上的绝缘材料上面形成光刻胶层，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽组件。该掩蔽组件可以用于保护绝缘材料的区域，而蚀刻工艺从未被保护的区域(诸如例如隔离结构206的顶面)去除绝缘材料。可以使用反应离子蚀刻(RIE)和/或其它合适的工艺蚀刻绝缘材料。形成背栅极绝缘层208的许多其它方法可能是合适的。背栅极绝缘层208的厚度d1在从约1nm至约20nm的范围内。背栅极绝缘层208包括介电材料，诸如例如通过相对于二氧化硅的介电常数来表征的材料。栅极电介质的实例包括但是不限于二氧化硅、氮化硅以及高k介电材料的一种或多种。
在一些实施例中，如果背栅电极层嵌入在鳍204内，则背栅极绝缘层208可以是可选层，并且金属接触件连接背栅电极层。背栅极绝缘层208、嵌入的背栅电极层和金属接触件可以形成可以用于各个目的的独立控制的背栅极堆叠件。例如，鳍204内的背栅极堆叠件可以用于背偏置，该背偏置是一种用于调整器件的Vth并且调整器件的功率、性能和/或横跨器件的Vth的一致性的技术。
图3A至图3B是根据一些实施例，在2-D材料的沉积之后的部分制造的鳍基晶体管的相应的截面图和等轴视图。图3A是沿着图3B的所示的切割线231截取的图3B的截面图。
2-D材料的沉积在隔离结构206和背栅极绝缘层208上形成片层210。片层210的厚度可以小至单个分子层的厚度。在一些实施例中，片层210的厚度d2在从约0.5nm至约10nm的范围内。在这种厚度下，片层210可以保持足够的载流子迁移率。在一些实施例中，片层210可以包括一个或多个石墨烯的单层(基于片的碳结构)，其中，每个片的厚度均为单个原子。即使在这种配置中，石墨烯仍具有高迁移率。
片层210可以包括任何合适的2-D材料，诸如石墨烯、石墨烯类似物、磷烯或TMD的薄层。可以使用合适的沉积方法形成片层210，该合适的沉积方法包括但不限于外延生长、原子层沉积(ALD)、CVD、PEVCD、分子束外延(MBE)或金属沉积与随后的化学反应。在一些实施例中，形成片层210的方式可以包括兰格谬尔-布劳杰特(Langmuir-Blodgett)工艺。在一些实施例中，形成片层210的方式可以包括沉积工艺和随后的退火工艺以通过增加晶域尺寸并且减小缺陷来提高材料质量。关于用于片层210的2-D材料的沉积的更多细节讨论如下。
以使用含石墨烯的2-D材料为例，片层210可通过外延石墨烯生长来形成。在一些实施例中，碳化硅电介质用作晶种层以促进背栅极绝缘层208上的石墨烯的外延生长。用于形成片层210的另一示例性技术为直接在背栅极绝缘层208上使用ALD或CVD。诸如等离子体或化学处理的表面处理可以用于促进片层210在鳍基晶体管200表面的粘合。根据一些实施例，可以沉积薄衬垫层以促进2-D材料的粘合。例如，可以在片层210的沉积之前沉积金属膜。通过金属膜与碳化硅反应形成金属碳化物。之后，将金属碳化物退火以产生金属硅化物并且由剩余碳形成石墨烯。在一些实施例中，石墨烯可以形成在单独的背衬材料上并且粘合至背栅极绝缘层208，随后去除背衬材料而将石墨烯留在背栅极绝缘层208上。在一些实施例中，可以使用氧化石墨烯的水溶液沉积石墨烯。
图4A至图4B是根据一些实施例，在前栅极绝缘材料和栅电极材料的沉积之后的部分制造的鳍基晶体管的相应的截面图和等轴视图。图4A是沿着图4B所示的切割线231截取的图4B的截面图。
前栅极绝缘层212设置在暴露的片层210上方。可以通过诸如例如CVD、PECVD、ALD或MBE的合适的沉积方法沉积绝缘材料来形成前栅极绝缘层212。形成前栅极绝缘层212的许多其它方法可能是合适的。在一些实施例中，前栅极绝缘层212可以是包括一层或多层的多层结构。前栅极绝缘层212包括通过相对于二氧化硅的介电常数来表征的介电材料。栅极电介质的实例包括但不限于二氧化硅、氮化硅和高k介电材料的一种或多种。在一些实施例中，前栅极绝缘层212的厚度d3在从约1nm至约10nm的范围内。
在前栅极绝缘层212上方形成栅电极层214。栅电极层214可以是多晶硅层或导电层。本领域普通技术人员将理解，栅电极层214可以是牺牲栅极结构，诸如在用于金属栅极结构的替换栅极工艺中形成的结构。形成栅电极层214的合适的栅极材料的沉积可以包括CVD、PVD、ALD、MBE、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、PECVD、电镀、其它合适的方法和/或它们的组合。在一些实施例中，栅电极层214的厚度d4在从约1nm至约100nm的范围内。可以选择实施替换栅极工艺和相关的制造步骤，并且未在这些图中示出。金属栅极结构可以包括界面层、栅极介电层、功函层、金属填充层和/或用于金属栅极结构的其它合适的材料。在一些实施例中，金属栅极结构可以包括覆盖层、蚀刻停止层和/或其它合适的材料。在一些实施例中，栅电极层214可以包括诸如例如铝、钨、铜的合适的材料和/或其它合适的材料。界面层可以包括诸如例如氧化硅(SiO2)层或氮氧化硅(SiON)层的介电材料。可以通过化学氧化、热氧化、ALD、CVD和/或其它合适的形成工艺形成界面介电层。
图5是根据一些实施例，在去除一部分栅极材料和栅极氧化物层之后的部分制造的鳍基晶体管的等轴视图。
前栅极绝缘层212和栅电极层214的蚀刻可以包括在鳍基晶体管200上沉积光刻胶材料，曝光和图案化光刻胶以暴露将要蚀刻的前栅极绝缘层212和栅电极层214的部分，以及蚀刻前栅极绝缘层212和栅电极层214的暴露的部分。该蚀刻可以包括任何合适的蚀刻技术，诸如例如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法。鳍基晶体管200可以是鳍基晶体管，其中，剩余的前栅极绝缘层212和栅电极层214形成前栅极堆叠件。位于剩余的前栅极绝缘层212和栅电极层214下方的部分的片层210形成鳍基晶体管的沟道区域。
图6是根据一些实施例在形成金属源极和漏极端子之后的部分制造的鳍基晶体管的等轴视图。为了便于描述，源极端子称为源极区域216S并且漏极端子称为漏极区域216D。本领域普通技术人员将意识到，源极区域216S和漏极区域216D可以互换并且形成在暴露的片层210和鳍204上和/或周围。未由前栅极绝缘层212和栅电极层214覆盖的片层210可以被认为是S/D区域。S/D端子216S和216D物理和电连接至S/D区域并且提供至外部的互连件或器件的电接入。S/D端子包括诸如例如铂、镍、钴、钽、钛、铂、铒、钯、铝和/或钨的金属材料。可以使用物理汽相沉积(PVD)、CVD、PECVD、ALD、大气压化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)或原子层CVD(ALCVD)的传统工艺沉积金属。在沉积之后，使用光刻和蚀刻工艺以界定S/D端子216S和216D。光刻工艺可以包括形成光刻胶层，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽组件。掩蔽组件可以用于保护金属层的区域，而将未被保护的区域以蚀刻工艺去除金属层，诸如例如位于栅电极层214的顶面和侧面上的金属层以及在前栅极绝缘层212的侧面上方和暴露的片层210的部分上方形成的金属层。可以使用RIE、化学湿蚀刻和/或其它合适的工艺蚀刻金属层。
在一些实施例中，通过在S/D区域中外延生长半导体材料层形成S/D部件。在一些实施例中，牺牲侧壁间隔件可以在外延S/D生长之前形成并且可以在外延S/D生长之后去除。在一些实施例中，在S/D区域中生长的半导体材料包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合适的材料。可以通过一种或多种外延工艺形成S/D部件。在一些实施例中，可以在外延工艺期间原位掺杂S/D部件。例如，在一些实施例中，外延生长的SiGe S/D部件可以掺杂有硼。在一些实施例中，外延生长的Si外延S/D部件可以掺杂有碳以形成Si:CS/D部件，可以掺杂有磷以形成Si:P S/D部件或可以掺杂有碳和磷以形成SiCP S/D部件。在一些实施例中，S/D部件不是原位掺杂的，而是实施注入工艺来掺杂S/D部件。S/D区域216S和216D可以具有诸如例如正方形、矩形、五边形和/或其它合适的形状的各种截面形状。
以上参照图2A至图6描述的工艺形成包含2-D材料的鳍基晶体管。鳍基晶体管包括由2-D材料形成的导电沟道区域，该导电沟道区域可以藉由对前栅极堆叠件施加合适的栅极电压以导通或截止。鳍基晶体管也包括用于独立控制晶体管的Vth并且用于调整Vth的可选择的背栅极堆叠件，以用于调节器件的功率、性能和/或横跨器件的一致性。鳍基晶体管的垂直结构允许通过利用垂直间隔进一步减小器件尺寸，并且也提供了更多的沟道区以获得更好的器件性能。
图7A至图17B是根据本发明的各个示例性实施例在各个制造阶段的立体图和截面图，以阐明包含2-D材料的部分制造的鳍基结构。鳍基结构可以是包含2-D材料的鳍基双栅极晶体管。此处描述的用于鳍基结构的制造工艺是示例性的。本领域普通技术人员将意识到，可以实施额外的步骤以形成鳍基结构。
图7A至图7B是根据一些实施例，在使用硬掩摸形成鳍以及ILD沉积之后的部分制造的鳍基双栅极晶体管的相应的截面图和等轴视图。
图7A是沿着图7B所示的垂直切割线731截取的鳍基双栅极晶体管700的截面图。鳍基双栅极晶体管700包括衬底702、鳍704、多个隔离结构706以及设置在鳍704的顶面上方的硬掩模层708。应该注意，鳍基晶体管700可以包括多个鳍704，并且为了简便，未在此处示出。
鳍704是在衬底702上形成的凸起部件，并且可以由衬底702的部分形成或通过在衬底702上设置结构形成。可以使用诸如例如光刻和蚀刻工艺的合适的工艺制造鳍704。在一些实施例中，光刻工艺可以包括在衬底702上面形成光刻胶层并且使用硬掩摸作为掩蔽组件。如图7A所示，在蚀刻工艺形成凹槽时，硬掩摸708用于保护衬底的区域，留下突出的鳍。硬掩摸708可以包括任何合适的材料，诸如例如氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、旋涂玻璃(SOG)，低k膜或氧化硅。可以通过包括但不限于用正硅酸乙酯(TEOS)作为源气体的CVD、PE氧化、高纵横比工艺(HARP)形成氧化物的任何合适的方法形成这种氧化硅。为了暴露用于蚀刻鳍704的衬底702的部分，使用光刻工艺图案化硬掩模708，该光刻工艺包括设置光刻胶层、将光刻胶层曝光成图案、实施曝光后烘烤工艺以及显影光刻胶以形成图案化的光刻胶。使用诸如例如RIE蚀刻工艺或化学湿蚀刻工艺的合适的蚀刻工艺蚀刻暴露的硬掩模层。为了形成鳍704，未由硬掩模708保护的衬底702的部分经由蚀刻以形成凹槽。蚀刻工艺可以是RIE工艺或化学湿蚀刻工艺，并且在衬底上形成鳍704的许多其它方法也可以是合适的。鳍704可以包括：(i)硅或另一半导体材料，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟；(iii)合金半导体，包括SiGe；或(iv)它们的组合。
图8A至图8B是根据一些实施例，在鳍的暴露侧壁上直接沉积2-D材料以及栅极氧化物和栅极金属层的沉积之后，部分制造的鳍基双栅极晶体管的截面图。
图8A示出了在鳍704的暴露区上形成片层810的2-D材料的沉积。鳍704的暴露区可以为设置的片层810提供力学支撑，并且片层810的厚度可以小至单个分子层的厚度，但是同时提供足够的载流子迁移率。例如，在一些实施例中，片层810可以包括一个或多个石墨烯的单层(基于片的碳结构)，其中，每个片的厚度均为单个原子。片层810可以包括任何合适的2-D材料，诸如例如石墨烯、石墨烯类似物、磷烯或TMD的薄层。可以使用诸如例如外延生长、ALD、CVD、PEVCD、MBE或金属沉积与随后的化学反应的合适的沉积方法形成片层810。
片层810可以通过合适的方法仅设置在鳍704的暴露区上。在一些实施例中，鳍704的暴露表面上的粘合层的沉积可以用于促进片层810的粘合。在一些实施例中，可以使用CVD或ALD在鳍704的暴露区上形成片层810。诸如等离子体或化学处理的表面处理可以用于促进片层810在鳍704上的粘合。在一些实施例中，石墨烯可以形成在单独的背衬材料上并且粘合至鳍704的暴露区，随后去除背衬材料而将石墨烯留在鳍704上。在一些实施例中，可使用氧化石墨烯的水溶液沉积石墨烯。
图8B示出了在参照图8A描述的部分形成的鳍基双栅极晶体管结构上方形成的栅极绝缘层808和第一栅电极层814。
绝缘层808和第一栅电极层814可以依次设置在部分制造的鳍基双栅极晶体管700的暴露表面上方，部分制造的鳍基双栅极晶体管700包括隔离结构706、片层810和硬掩模708。可以通过在鳍基双栅极晶体管700上沉积绝缘材料和栅电极材料形成绝缘层808和第一栅电极层814。绝缘层808可以包括通过相对于二氧化硅的介电常数来表征的介电材料。栅极电介质的实例包括但不限于二氧化硅、氮化硅和高k介电材料的一种或多种。在一些实施例中，第一栅电极层814可以是金属层。在一些实施例中，第一栅电极层814可以是导电层。在一些实施例中，第一电极层814可以包括诸如例如铝、钨、铜的合适的材料和/或其它合适的材料。在一些实施例中，绝缘层808的厚度t2在从约1nm至约10nm的范围内。在一些实施例中，绝缘层808可以是具有一层或多层的多层结构。第一栅电极层814的沉积工艺可以包括CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、电镀、其它合适的方法和/或它们的组合。本领域普通技术人员将理解，第一栅电极层814也可以是诸如在用于形成金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。金属栅极结构可以包括界面层、栅极介电层、功函层、金属填充层和/或用于金属栅极结构的其它合适的材料。在其它实施例中，金属栅极结构可以进一步包括覆盖层、蚀刻停止层和/或其它合适的材料。界面层可以包括诸如SiO2或SiON的介电材料。可以通过化学氧化、热氧化、ALD、CVD和/或其它合适的形成工艺形成界面介电层。
在一些实施例中，可以通过沉积和回蚀刻工艺形成2-D材料片层810。图9A示出了在鳍704和隔离结构706的暴露区上形成片层810的2-D材料的沉积。如上所述，片层810可以包括任何合适的2-D材料，诸如例如石墨烯、石墨烯类似物、磷烯或TMD的薄层。可以使用诸如例如外延生长、ALD、CVD、PEVCD、MBE或金属沉积与随后的化学反应的合适的沉积方法在鳍基双栅极晶体管700的暴露表面上沉积片层810。以上参考上述图8B可以找到2-D材料沉积的更多细节。
图9B示出了回蚀刻的片层801，从而使得片层810可以保留在鳍基双栅极晶体管700的垂直结构上并且至少覆盖鳍704的暴露区。在一些实施例中，片层810的厚度t1在约0.5nm至约10nm的范围内。在一些实施例中，片层810可以形成在单独的背衬材料上并且粘合至鳍704的暴露区，随后去除背衬材料而将片层810留在鳍704的期望的区上。在一些实施例中，可以经由诸如RIE工艺的合适的蚀刻工艺去除在隔离结构706和硬掩模708的顶面上形成的过量的片层810。RIE工艺可以是沿着鳍704的高度的垂直方向具有更高蚀刻速度的各向异性蚀刻工艺。通过这种方式，可以从隔离结构706和硬掩模708的顶面上选择性地去除2-D材料，留下足够的2-D材料以覆盖鳍704的暴露的侧壁。因此，剩余的2-D材料形成片层810。如图9B所示，片层810的高度超过鳍704和硬掩模708的界面。在一些实施例中，片层810的高度也可以与界面齐平，如以上图8B所示。
与参照图8B描述的部分制造的双栅极晶体管700类似，绝缘层808和第一栅电极层814可以依次设置在图9A中的结构的暴露表面上方。在一些实施例中，第一栅电极层814的厚度t3在约1nm至约100nm的范围内。
图10A至图10B示出了平坦化工艺之后，部分制造的双栅极晶体管700的相应的截面图和等轴视图。图10A是沿着图10B所示的垂直切割线731截取的鳍基双栅极晶体管700的截面图。可以对参照图8B和图9B描述的部分制造的双栅极晶体管700实施平坦化工艺。在一些实施例中，平坦化工艺可以包括在硬掩模708的材料和鳍704的材料之间提供高选择性的化学机械抛光(CMP)工艺。例如，平坦化工艺可以具有氮化硅与硅的高选择性。因此，平坦化工艺能够去除硬掩模708以及第一栅电极层814、片层810和绝缘层808的部分。鳍704的顶面提供了抛光工艺的终点，因此，平坦化工艺进行至到达或暴露鳍704的顶面。可以通过在抛光工艺期间施加磨料和/或化学反应剂(例如，浆料)的合适的抛光溶液来控制平坦化工艺的选择性。在平坦化工艺之后，片层810可以分成两个单独的部分，第一片层810A和第二片层810B。类似地，绝缘层808可以分成两个单独的部分，第一绝缘层808A和第二绝缘层808B。
图11A至图11B示出了在鳍704中形成凹槽之后的部分制造的双栅极晶体管700的相应的截面图和等轴视图。通过分别去除位于第一片层810A和第二片层810B的相对侧壁之间的鳍704的部分，凹槽1102形成在鳍704中并且暴露出第一片层810A和第二片层810B的部分。凹槽1102将鳍704的位于凹槽的底部之上的部分分成704M和704N两个部分。第一片层810A和第二片层810B从鳍704的两个部分704M和704N的相应的侧壁连续延伸。图11A是对应于图11B示出的垂直切割线731的图11B的截面图。参照图11A，凹槽1102的宽度为第一片层810A和第二片层810B的相对侧壁之间的测量距离，并且可以等于鳍704的宽度。凹槽1102的长度可以等于双栅极晶体管700的期望的沟道长度。通过使用诸如例如光刻和蚀刻工艺的合适的工艺去除鳍704的部分形成凹槽1102。光刻工艺可以包括在部分制造的双栅极晶体管700上面形成光刻胶层，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成掩蔽组件。当蚀刻工艺去除鳍704的至少部分并且在鳍704的剩余部分以及相对的第一片层810A和第二片层810B之间形成凹槽1102时，该掩蔽组件可以用于保护结构的区域。蚀刻工艺可以包括任何合适的蚀刻技术，并且在一些实施例中，可以包括诸如例如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法(例如，RIE工艺)的蚀刻技术。如图11A所示，蚀刻工艺进行至凹槽1102的底面位于隔离结构706的顶面和底面之间。在一些实施例中，凹槽1102的底面位于隔离结构706的顶面之上。
图12A至图12B示出了在形成第二栅极绝缘层1208之后的部分制造的鳍基双栅极晶体管700的相应的截面图和等轴视图。图12A是对应于图12B示出的垂直切割线731的图12B的截面图。图12A示出了可以在参照图11A描述的部分形成的鳍基双栅极晶体管结构上方形成的第二栅极绝缘层1208。第二绝缘层1208可以设置在部分制造的鳍基双栅极晶体管700的暴露表面上方，部分制造的鳍基双栅极晶体管700包括鳍704、第一片层810A和第二片层810B、第一绝缘层808A和第二绝缘层808B。如图12A和图12B所示，在一些实施例中，可以在凹槽1102中的鳍704以及第一片层810A和第二片层810B的暴露表面上形成第二栅极绝缘层1208。可以通过在部分制造的鳍基双栅极晶体管700上沉积绝缘材料来形成第二栅极绝缘层1208。可以使用与绝缘层808相同的材料形成第二栅极绝缘层1208。例如，第二栅极绝缘层1208可以包括二氧化硅、氮化硅和高k介电材料的一种或多种。在一些实施例中，第二栅极绝缘层1208可以包括与绝缘层808不同的材料。在一些实施例中，第二栅极绝缘层1208的厚度t4在约1nm至约10nm的范围内。
图13A至图13B示出了在形成掩模层之后的部分制造的鳍基双栅极晶体管700的相应的截面图和等轴视图。图13A是对应于图13B示出的垂直切割线731的图13B的截面图。图13A示出了可以在参照图12A描述的部分形成的鳍基双栅极晶体管结构上方形成的掩模层1302。具体地，从图13A看出，掩模层1302可以填充凹槽1102并且溢出覆盖在第二栅极绝缘层1208的顶面的部分上以形成T形的结构。掩模层1302可以用于保护在凹槽1102中形成的第二栅极绝缘层1208。在一些实施例中，第一片层810A和第二片层810B的相对表面分隔开更大的距离，并且凹槽1102未由掩模层1302完全地填充。根据一些实施例，掩模层1302可以包括诸如例如可以通过光刻工艺形成的光刻胶层的任何合适的材料。光刻工艺可以包括设置光刻胶层，将光刻胶层曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成图案化的光刻胶。在一些实施例中，掩模层1302的组成可以与硬掩模708类似并且包括介电材料，诸如例如氮化硅、SiON、SiC、SiOC、SOG、低k膜或氧化硅。
图14A至图14B示出了在使用掩模层1302蚀刻第二栅极绝缘层1208之后，部分制造的鳍基双栅极晶体管700的相应的截面图和等轴视图。图14A是对应于图14B示出的垂直切割线731的图14B的截面图。可以使用诸如例如RIE工艺或化学湿蚀刻工艺的合适的蚀刻工艺来蚀刻未由掩模层1302保护而暴露的第二栅极绝缘层1208。在一些实施例中，掩模层1302可以保护其下面的第二栅极绝缘层1208不被蚀刻并且蚀刻工艺进行至完全地去除暴露的第二栅极绝缘层1208。更具体地，第二栅极绝缘层1208的顶部水平部分可以覆盖相应的第一片层810A和第二片层810B、第一绝缘层808A和第二绝缘层808B以及第一栅电极层814的顶面的部分。这些顶面在蚀刻工艺期间由第二栅极绝缘层1208保护。在一些实施例中，蚀刻工艺期间可能发生第二栅极绝缘层1208的过蚀刻，并且第二栅极绝缘层1208应至少覆盖第一片层810A和第二片层810B的顶面的一部分。
图15A至图15B示出了在去除掩模层1302和沉积第二栅电极层之后，部分制造的双栅极晶体管700的相应的截面图和等轴视图。图15A是对应于图15B示出的垂直切割线731的图15B的截面图。可以使用合适的去除工艺从部分制造的双栅极晶体管700完全地去除掩模层1302。在掩模层1302包括光刻胶层的一些实施例中，可以通过灰化工艺去除掩模层1302。该工艺通常需要液体“光刻胶剥离剂”，其可以化学改变或溶解光刻胶使得光刻胶不再粘合在第二栅极绝缘层1208上。在一些实施例中，可以通过含氧等离子体去除掩模层1302。可以在适当时使用诸如RIE蚀刻或化学湿蚀刻的其它去除工艺。凹槽1102在掩模层1302的去除后被暴露出来，并且在去除掩模层1302之后，可在部分制造的双栅极晶体管700的整个暴露的表面上方(包括凹槽1102中)沉积第二栅电极层1514。第二栅电极层1514的材料组成可以与第一栅电极层814类似并且使用类似的方法沉积。例如，第二栅电极层1514的沉积可以包括CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、镀、其它合适的方法和/或它们的组合。在一些实施例中，第二栅电极层1514的组成可以与第一栅电极层814的组成不同。在一些实施例中，第二栅电极层1514可以包括合适的导电材料，诸如例如铝、钨、铜和/或其它合适的材料。
图16A至图16B示出了在去除第一栅电极层和第二栅电极层以及第二栅极绝缘层的部分以形成栅电极之后，部分制造的鳍基双栅极晶体管700的相应的截面图和等轴视图。图16A是对应于图16B示出的水平切割线1632的图16B的截面图。如图16A至图16B所示，根据一些实施例，可以通过合适的蚀刻工艺去除第一栅电极层814、第二栅电极层1514以及第一绝缘层808A和第二绝缘层808B的部分。参照图16A，去除工艺可以配置为使得在去除工艺之后，剩余的第一栅电极层814、第二栅电极层1514以及第一绝缘层808A和第二绝缘层808B将共有相同的长度LA。长度LA可以约等于或大于长度LB，长度LB是凹槽1102的长度或在剩余的鳍704的相对的垂直表面之间的间隔。在一些实施例中，长度LA可以等于双栅极晶体管700的外部栅电极长度。去除工艺包括光刻和蚀刻工艺，并且可以通过在部分制造的双栅极晶体管700上面形成光刻胶层开始，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成掩蔽组件。在蚀刻工艺去除第二栅电极层1514、第一栅电极层814以及第一绝缘层808A和第二绝缘层808B的部分时，该掩蔽组件可以用于保护结构的区域。如图16B所示，蚀刻工艺可以进行至暴露隔离结构706和鳍704的顶面的至少部分以及暴露第一片层810A和第二片层810B的侧壁的部分。该蚀刻工艺可以包括任何合适的蚀刻技术，并且在一些实施例中，可以包括干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法(例如，RIE工艺)。当栅电极层和栅极绝缘层包括不同类型的材料时，可以相应地使用多个蚀刻工艺。
图17A至图17B示出了在源极和漏极金属化之后，部分制造的双栅极晶体管700的相应的截面图和等轴视图。图17A是对应于图17B示出的水平切割线1632的图17B的截面图。为了便于描述，源极端子称为源极区域1702S并且漏极端子称为漏极区域1702D。本领域普通技术人员将意识到，源极区域1702S和漏极区域1702D可以互换并且可以形成在第一片层810A和第二片层810B以及鳍704的暴露的部分(位于第二栅电极1514的相对侧上)上和/或周围。S/D区域1702S和1702D包括诸如例如镍、钴、钽、钛、铂、铒、钯、铝和/或钨的金属材料。可以使用诸如PVD、ALD、CVD、PECVD、APCVD、LPCVD、HDPCVD或ALCVD的沉积工艺来沉积金属。在一些实施例中，在沉积之后，可以使用光刻和蚀刻工艺界定S/D区域1702S和1702D。光刻工艺可以包括形成光刻胶层，将光刻胶曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽组件。该掩蔽组件可以用于保护金属层的区域，而未被保护的区域则以蚀刻工艺去除金属层。可以使用RIE、化学湿蚀刻和/或其它合适的工艺蚀刻金属层。S/D区域与沟道区域以物理上的分隔以防止短路。例如，源极区域1702S和栅电极层1714之间的距离t5在约1nm和10nm的范围内。类似地，漏极区域1702D和栅电极层1714之间的距离t6在约1nm和10nm的范围内。距离t5和t6可以相同或不同，这取决于器件结构和需求。
在一些实施例中，通过在S/D区域中外延生长半导体材料层形成S/D部件。在一些实施例中，牺牲侧壁间隔件可以在外延S/D生长之前形成并且可以在外延S/D生长之后去除。在一些实施例中，在S/D区域中生长的半导体材料包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合适的材料。可以通过一种或多种外延工艺形成S/D部件。在一些实施例中，S/D部件可以是外延工艺期间原位掺杂的。例如，在一些实施例中，外延生长的SiGe S/D部件可以掺杂有硼。在一些实施例中，外延生长的Si外延S/D部件可以掺杂有碳以形成Si:CS/D部件，可以掺杂有磷以形成Si:P S/D部件或可以掺杂有碳和磷以形成SiCP S/D部件。在一些实施例中，S/D部件不是经由原位掺杂，而是实施注入工艺来掺杂S/D部件。S/D区域1702S和1702D可以具有诸如例如正方形、矩形、五边形和/或其它合适的形状的各种截面形状。
参照图7A至图17B描述针对形成包含2-D材料的鳍基结构的双栅极晶体管700的各个制造阶段。双栅极结构的两个栅极结构的每个均包括外部栅电极区域、内部栅电极区域、栅极氧化物层以及包含2-D材料的沟道区域。
为了简单和清楚的描述鳍基双栅极晶体管，以上参照图16A至图16B描述的第一栅电极层814和第二栅电极层1514在此处可以被认为是一个栅电极层1714，这是因为它们是物理和电连接的并且包括相同或类似的材料。此外，仅为了简单和清除的描述，栅电极层1714可以根据它们与第一片层810A和第二片层810B的相对位置分成多个区域。类似地，栅极绝缘层808可以分成多个区域。第一片层810A和第二片层810B的外部表面是背向远离并且未与鳍704直接接触的垂直表面，而第一片层810A和第二片层810B的内部表面是与鳍704和凹槽1102直接接触的垂直表面。如图17A所示，808A和808B是与第一片层810A和第二片层810B的外部表面接触并且覆盖第一片层810A和第二片层810B的外部表面的部分的外部栅极绝缘区域。类似地，1714A和1714B是分别与外部栅极绝缘区域808A和808B接触的栅电极层1714的垂直外部栅电极区域。内部栅极绝缘区域可以是形成在凹槽1102中并且覆盖第一片层810A和第二片层810B的内部表面的第二栅极绝缘层1208的部分。内部栅电极区域1714C是栅电极层1714的一部分，其可在凹槽1102中形成并且放置在第二栅极绝缘层1208以及相对的鳍704之间。第二栅极绝缘层1208和内部栅电极区域1714C在图17B中是不可见的。
双栅极晶体管700的第一栅极结构可以包括相应的内部和外部栅电极区域1714C和1714A、第二栅极绝缘层1208、外部栅极绝缘层808A以及位于第二栅极绝缘层1208和外部栅极绝缘区域808A之间的第一片层810A中的沟道区域。
双栅极晶体管700的第二栅极结构可以包括相应的内部和外部栅电极区域1714C和1714B、第二栅极绝缘层1208、外部栅极绝缘层808B以及位于第二栅极绝缘层1208和外部栅极绝缘区域808B之间的第二片层810B中的沟道区域。
虽然内部和外部栅电极区域1714C、1714A和1714B被单独讨论，但是它们是物理上和电性上相连接的。根据一些实施例，栅电极包裹用于鳍基双栅极晶体管700的每个栅极结构的沟道区域，因此，沟道的每侧上均可以存在栅极，以允许栅极从两侧控制沟道。
图18是根据一些实施例的形成包含2-D材料的鳍基结构的示例性方法1800的流程图。根据本发明，本领域普通技术人员将意识到，可以实施方法1800中的其它操作。此外，本领域普通技术人员将意识到，方法1800的操作可以以不同的顺序实施和/或改变。
在操作1802中，在半导体结构上和/或内形成凸起部件和层。半导体结构可以包括块状硅(例如，掺杂或未掺杂的硅)或绝缘体上硅(SOI)衬底的有源层。半导体结构可以包括诸如例如硅、锗、硅锗，绝缘体上硅锗(SGOI)或它们的组合的半导体材料。可以在半导体衬底上和/或内形成有源器件。可以形成诸如例如晶体管、二极管、电容器、电阻器、电感器的有源和无源器件。
在一些实施例中，半导体结构包括隔离结构、绝缘层和/或诸如例如鳍的凸起部件。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍。隔离结构可以由介电材料制成并且可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。在一些实施例中，可以通过沉积绝缘材料并且实施随后的光刻和蚀刻工艺来形成可选绝缘层。
在操作1804中，在半导体结构上方沉积2-D材料。2-D材料的沉积可以在隔离结构和绝缘层(在操作1802中形成的)上形成片层。在一些实施例中，片层厚度可以是单个分子层厚度。由于这种厚度，片层可以保持足够的载流子迁移率。在一些实施例中，片层可以包括一个或多个石墨烯的单层(基于片的碳结构)，其中，每个片的厚度均为单个原子。可以使用包括但不限于外延生长、退火SAM层、ALD、CVD、PEVCD、MBE或金属沉积与随后的化学反应的合适的沉积方法来形成2-D材料片层。
在操作1806中，在半导体结构上方沉积栅极绝缘材料和栅电极材料。栅极绝缘材料设置在片层的暴露部分上方。可以通过诸如例如CVD、PECVD、ALD或MBE的合适的沉积工艺沉积绝缘材料来形成栅极绝缘材料。栅极绝缘层可以包括介电材料，诸如例如二氧化硅、氮化硅以及高k介电材料的一种或多种。栅电极材料形成在栅极绝缘层上方。栅电极材料可以是多晶硅层或金属层。形成栅电极层的合适的栅极材料的沉积方法可以包括CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、镀、其它合适的方法和/或它们的组合。
在操作1808中，从半导体结构去除栅电极材料和栅极绝缘材料的部分。可以通过蚀刻工艺去除这些材料，该蚀刻工艺可以开始于光刻工艺以暴露将要蚀刻的栅极绝缘层和栅电极材料的部分。该蚀刻可以包括诸如例如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法的任何合适的蚀刻技术。在一些实施例中，半导体结构可以是鳍基晶体管，其中，剩余的栅极绝缘材料和栅电极材料可以形成鳍基晶体管的栅极堆叠件。此外，位于剩余的栅极绝缘材料和栅电极材料下方的片层的部分可以形成鳍基晶体管的沟道区域。
在操作1810中，形成半导体结构的S/D端子。在暴露的片层的部分上和/或周围形成S/D端子。S/D端子可以包括诸如例如镍、钴、钽、钛、铂、铒、钯和/或钨的金属材料。可以使用诸如例如PVD、CVD、PECVD、APCVD、LPCVD、HDPCVD或ALCVD的工艺沉积金属。在沉积之后，使用光刻和蚀刻工艺界定S/D端子。可以使用RIE、化学湿蚀刻和/或其它合适的工艺蚀刻金属层。
图19是根据一些实施例的形成包含2-D材料的鳍基双栅极结构的示例性方法1900的流程图。根据本发明，本领域普通技术人员将意识到，可以实施方法1900中的其它操作。此外，本领域普通技术人员将意识到，方法1900的操作可以以不同的顺序实施和/或改变。
在操作1902中，在半导体结构上和/或内形成凸起部件。半导体结构可以包括块状硅(例如，掺杂或未掺杂的硅)或SOI衬底的有源层。半导体结构可以包括诸如例如硅、锗、硅锗，绝缘体上硅锗(SGOI)或它们的组合的半导体材料。可以在半导体衬底上和/或内形成有源器件。可以形成诸如例如晶体管、二极管、电容器、电阻器、电感器的有源和无源器件。
在一些实施例中，半导体结构包括隔离结构、硬掩模层和/或诸如例如鳍的凸起部件。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍。硬掩模层可以用于在蚀刻工艺期间保护鳍结构。隔离结构可以由介电材料制成并且可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。
在操作1904中，在半导体结构上方沉积2-D材料。在一些实施例中，可以在鳍结构的暴露表面上沉积2-D材料片层。该片层可以包含任何合适的2-D材料，诸如例如石墨烯、石墨烯类似物、磷烯或TMD的薄层。可以使用诸如例如外延生长、SAM层生长和退火、ALD、CVD、PEVCD、MBE或金属沉积与随后的化学反应的合适的沉积方法形成片层。暴露的鳍表面上的粘合层的施加可以促进暴露的鳍表面上的2-D材料片层的粘合。2-D材料片层可以形成在单独的背衬材料上并且粘合至暴露的鳍表面，随后去除背衬材料而将2-D材料片层留在鳍上。
根据一些实施例，也可以通过回蚀刻工艺形成2-D材料片层。可以使用诸如例如外延生长、SAM层生长和退火、ALD、CVD、PEVCD、MBE或金属沉积与随后的化学反应的合适的沉积方法在半导体结构的暴露表面上沉积2-D材料片层。可以回蚀刻2-D材料片层，从而使得其保留在至少暴露的鳍表面上。在一些实施例中，2-D材料片层可以形成在单独的背衬材料上并且粘合至鳍的暴露区，随后去除背衬材料而将2-D材料片层保留在鳍704的期望的区上。可以经由诸如例如RIE工艺的合适的蚀刻工艺去除在隔离结构和硬掩模的顶面上形成的过量的2-D材料片层。RIE工艺可以是沿着鳍的高度的垂直方向具有更高蚀刻速度的各向异性蚀刻工艺。因此，可以从隔离结构和硬掩模的顶面上选择性地去除2-D材料，留下足够的2-D材料以覆盖鳍的暴露的侧壁。
在操作1906中，在半导体结构的暴露表面上方依次沉积第一栅极绝缘材料和第一栅电极材料。第一栅极绝缘材料设置在暴露的片层和硬掩模上方。可以通过诸如例如CVD、PECVD、ALD或MBE的合适的沉积方法沉积绝缘材料来形成第一栅极绝缘材料。第一栅极绝缘层可以包括介电材料，诸如例如二氧化硅、氮化硅以及高k介电材料的一种或多种。栅电极材料形成在栅极绝缘层上方。栅电极材料可以是多晶硅层或金属层。形成栅电极层的合适的栅极材料的沉积方法可以包括CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、镀、其它合适的方法和/或它们的组合。
在操作1908中，可以使用平坦化工艺以平坦化半导体结构。根据一些实施例，可以对半导体结构实施平坦化工艺并且平坦化工艺可以包括在硬掩模的材料和鳍的材料之间提供高选择性的化学机械抛光(CMP)工艺。例如，平坦化工艺可以具有氮化硅与硅的高选择性。因此，平坦化工艺能够去除硬掩模以及第一栅电极材料、2-D材料片层和第一栅极绝缘材料的部分。鳍的顶面提供了抛光工艺的终点，因此，平坦化工艺可以进行至到达或暴露鳍的顶面。可以通过在抛光工艺期间施加磨料和/或化学反应剂的合适的抛光溶液来控制平坦化工艺的选择性。
在操作1910中，在鳍中形成凹槽。根据一些实施例，通过去除位于2-D材料片层的相对侧壁之间的鳍的部分，可以形成凹槽并且该凹槽暴露2-D材料片层的部分。凹槽的长度可以等于之后形成的双栅极晶体管的期望的沟道长度。通过使用诸如例如光刻和蚀刻工艺的合适的工艺去除鳍的部分形成凹槽。当蚀刻工艺可以去除鳍的至少部分并且在鳍的剩余部分以及2-D材料片层的相对侧壁之间形成凹槽时，掩蔽组件可以用于保护结构的区域。蚀刻工艺可以进行至凹槽的底面位于隔离结构的顶面和底面之间。在一些实施例中，凹槽的底面可以位于隔离结构的顶面之上。
在操作1912中，可以在半导体结构上方形成第二栅极绝缘材料。根据一些实施例，第二栅极绝缘材料可以设置在半导体结构的暴露表面上方，该半导体结构包括鳍、2-D材料片层和第一栅极绝缘材料。可以通过在半导体结构上沉积绝缘材料形成第二栅极绝缘材料。第二栅极绝缘材料可以包含介电材料，诸如例如二氧化硅、氮化硅以及高k介电材料的一种或多种。
在操作1914中，可以在凹槽中以及半导体结构的顶面的部分上方形成掩模层。掩模层可以填充凹槽并且可以溢出以覆盖在第二栅极绝缘材料的顶面的部分上。掩模层可以用于保护在凹槽中形成的第二栅极绝缘材料，并且在一些实施例中，该凹槽未由掩模层完全地填充。掩模层可以包括诸如例如可以通过光刻工艺形成的光刻胶层的任何合适的材料。光刻工艺可以包括设置光刻胶层，将光刻胶层曝光成图案，实施曝光后烘烤工艺以及显影光刻胶以形成图案化的光刻胶。在一些实施例中，掩模层的组成可以与硬掩模类似并且可以包括介电材料。
在操作1916中，可以蚀刻未由掩模层保护的第二栅极绝缘材料。可以使用诸如例如RIE蚀刻工艺或化学湿蚀刻工艺的合适的蚀刻工艺来蚀刻未由掩模层保护的暴露的第二栅极绝缘材料。掩模层可以保护其下面的第二栅极绝缘材料不被蚀刻并且蚀刻工艺可以进行至完全地蚀刻暴露的第二栅极绝缘材料。
在操作1918中，可以去除掩模层并且可以沉积第二栅电极材料。可以使用合适的去除工艺从半导体结构完全地去除掩模层。如果掩模层包括光刻胶层，则可以通过灰化工艺去除掩模层，该灰化工艺可以化学改变光刻胶使得光刻胶不再粘合至第二栅极绝缘材料。在一些实施例中，可以通过含氧等离子体去除掩模层。可以在适当时使用诸如RIE蚀刻或化学湿蚀刻的其它去除工艺。该去除工艺可以暴露凹槽，并且可以在半导体结构的整个暴露的表面上方(包括凹槽中)沉积第二栅电极材料。第二栅电极材料的材料组成可以与第一栅电极材料相同或类似并且使用类似的方法沉积。
在操作1920中，可以去除第一栅电极层和第二栅电极层以及第一栅极绝缘材料的部分。根据一些实施例，去除工艺可以配置为使得在去除工艺之后，剩余的第一栅电极材料、第二栅电极材料以及第一栅极绝缘材料将共有相同的长度，该长度可以约等于或大于凹槽的长度或在剩余的鳍的相对垂直表面之间测量的间隔。去除工艺可以包括光刻和蚀刻工艺。该蚀刻工艺可以进行至暴露隔离结构和鳍的顶面的至少部分以及暴露2-D材料片层的的侧壁的部分。该蚀刻工艺可以包括任何合适的蚀刻技术，诸如例如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法。
在操作1922中，可以形成半导体结构的S/D端子。S/D端子可以形成在暴露的片层以及鳍表面上和/或周围并且可以包括诸如例如镍、钴、钽、钛、铂、铒、钯和/或钨的金属材料。可以使用诸如PVD、CVD、ALD、PECVD、APCVD、LPCVD、HDPCVD或ALCVD的传统工艺来沉积金属。在沉积之后，可以使用光刻和蚀刻工艺限定S/D端子。可以使用RIE、化学湿蚀刻和/或其它合适的工艺蚀刻金属层。
双栅极晶体管的垂直结构提供了更高的封装密度以及包含2-D材料的片层提供了突出的电性能。因为2-D材料的表面在显示出金属/导电性能，因此S/D掺杂工艺在片层中将不再有必要。此外，由2-D材料制成的导电沟道区域可以藉由对栅电极层施加合适的电压而导通或截止。
由薄层的2-D材料制成的紧凑的垂直结构允许在不牺牲器件性能的情况下进一步减小器件尺寸，并且进而产生更高的封装密度。例如，使用2-D材料(例如，一个分子厚的石墨烯层)的沟道区域可以是极薄的，诸如例如0.34nm。具体地，3-D器件架构中的合适的2-D材料的采用可以产生进一步缩放的高性能低功率器件。
在一些实施例中，半导体结构包括衬底。该衬底包括第一鳍和第二鳍。第一鳍和第二鳍可以通过内部栅电极区域分隔开。该半导体结构也可以包括第一栅极堆叠件，该第一栅极堆叠件具有从第一鳍的第一侧壁连续延伸至第二鳍的第一侧壁的第一二维(2-D)材料层。半导体结构也包括第二栅极堆叠件，该第二栅极堆叠件具有从第一鳍的第二侧壁连续延伸至第二鳍的第二侧壁的第二2-D材料层。
在上述半导体结构中，其中，所述第一栅极堆叠件还包括：第一内部栅极绝缘层，形成在所述第一二维材料层和所述内部栅电极区域之间；以及第一外部栅极绝缘层，形成在所述第一二维材料层和第一栅电极区域之间。
在上述半导体结构中，其中，所述第一栅极堆叠件还包括：第一内部栅极绝缘层，形成在所述第一二维材料层和所述内部栅电极区域之间；以及第一外部栅极绝缘层，形成在所述第一二维材料层和第一栅电极区域之间，所述第二栅极堆叠件还包括：第二内部栅极绝缘层，形成在所述第二二维材料层和所述内部栅电极区域之间；以及第二外部栅极绝缘层，形成在所述第二二维材料层和第二栅电极区域之间。
在上述半导体结构中，其中，所述第一栅极堆叠件还包括：第一内部栅极绝缘层，形成在所述第一二维材料层和所述内部栅电极区域之间；以及第一外部栅极绝缘层，形成在所述第一二维材料层和第一栅电极区域之间，所述第二栅极堆叠件还包括：第二内部栅极绝缘层，形成在所述第二二维材料层和所述内部栅电极区域之间；以及第二外部栅极绝缘层，形成在所述第二二维材料层和第二栅电极区域之间，，所述内部栅电极区域与所述第一栅电极区域和所述第二栅电极区域电接触。
在上述半导体结构中，还包括：第一端子，与所述第一二维材料层和所述第二二维材料层以及所述第一鳍电接触。
在上述半导体结构中，还包括：第一端子，与所述第一二维材料层和所述第二二维材料层以及所述第一鳍电接触，还包括：第二端子，与所述第一二维材料层和所述第二二维材料层以及所述第二鳍电接触。
在上述半导体结构中，其中，所述第一二维材料层和所述第二二维材料层均包括石墨烯。
在上述半导体结构中，其中，所述第一二维材料层和所述第二二维材料层均包括过渡金属二硫属化物(TMD)材料。
在上述半导体结构中，其中，所述第一二维材料层和所述第二二维材料层均包括磷烯。
在上述半导体结构中，其中，在所述第一鳍和所述第二鳍的第一侧壁上形成所述第一二维材料层。
在上述半导体结构中，其中，在所述第一鳍和所述第二鳍的第二侧壁上形成所述第二二维材料层。
在一些实施例中，制造半导体结构的方法包括提供具有鳍的衬底。该鳍包括第一侧壁和第二侧壁。可以分别在第一侧壁和第二侧壁上沉积第一二维(2-D)材料层和第二二维(2-D)材料层。可以在第一2-D材料层和第二2-D材料层上方沉积第一栅极绝缘层和第一栅电极。在第一2-D材料层和第二2-D材料层之间的鳍中形成凹槽。在第一2-D材料层和第二2-D材料层之间的凹槽中形成第二栅极绝缘层和第二栅电极层。
在上述方法中，其中，所述第二栅极绝缘层直接形成在所述第一二维材料层和所述第二二维材料层上方。
在上述方法中，其中，所述第一栅电极和所述第二栅电极是电连接的。
在上述方法中，其中，所述第一二维材料层和所述第二二维材料层均包括石墨烯。
在上述方法中，其中，所述第一二维材料层和所述第二二维材料层均包括过渡金属二硫属化物(TMD)材料。
在上述方法中，其中，所述第一二维材料层和所述第二二维材料层均包括磷烯。
在一些实施例中，半导体结构包括衬底。半导体衬底包括鳍，其中，该鳍可以包括相对侧壁和顶面。二维(2-D)材料层形成在鳍的相对侧壁和顶面上方。第一介电层可以形成在2-D材料层上方并且栅电极可以形成在第一介电层的部分上方。源极和漏极端子可以形成在2-D材料层上方，其中，源极和漏极端子位于栅电极的相对侧上。
在上述半导体结构中，其中，所述二维材料层包括石墨烯、过渡金属二硫属化物(TMD)材料或磷烯。
在上述半导体结构中，还包括：第二介电层，位于所述鳍和所述二维材料层之间。
应当理解，详细描述部分而不是总结和摘要部分旨在用于解释权利要求。总结和摘要部分可以阐述发明人所想到的本发明的一个或多个但不是全部示例性实施例，并且因此，不旨在以任何方式限制本发明以及所附权利要求。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，包括第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍通过包括第一栅电极的内部栅电极区域分隔开；
第一栅极堆叠件，包括从所述第一鳍的第一侧壁连续延伸至所述第二鳍的第一侧壁的第一二维(2-D)材料层和形成在所述第一二维材料层上的第一外部栅极绝缘层以及形成在所述第一外部栅极绝缘层上的第一外部栅电极区域，所述第一栅极堆叠件还包括形成在所述第一二维材料层和所述内部栅电极区域之间的第一内部栅极绝缘层，其中，所述第一外部栅极绝缘层的长度小于所述第一二维材料层的长度，所述第一外部栅电极区域包括所述第一栅电极和第二栅电极，其中，所述第一栅电极和所述第二栅电极彼此分立形成并且所述第一栅电极形成在所述第二栅电极的远离所述内部栅电极区域的一侧上，所述第一内部栅极绝缘层的长度小于所述第一外部栅极绝缘层的长度，所述第一内部栅极绝缘层至少覆盖所述第二栅电极的顶面的部分；以及
第二栅极堆叠件，包括从所述第一鳍的第二侧壁连续延伸至所述第二鳍的第二侧壁的第二二维材料层和形成在所述第二二维材料层上的第二外部栅极绝缘层以及形成在所述第二外部栅极绝缘层上的第二外部栅电极区域，其中，所述第二外部栅极绝缘层的长度小于所述第二二维材料层的长度，所述第二外部栅电极区域包括所述第一栅电极和所述第二栅电极。
2.根据权利要求1所述的半导体结构，其中，所述第一二维材料层具有小至单个分子层的厚度。
3.根据权利要求2所述的半导体结构，其中，所述第二栅极堆叠件还包括：
第二内部栅极绝缘层，形成在所述第二二维材料层和所述内部栅电极区域之间，其中，所述第二内部栅极绝缘层的长度小于所述第二外部栅极绝缘层的长度，所述第二内部栅极绝缘层至少覆盖所述第二栅电极的顶面的部分。
4.根据权利要求3所述的半导体结构，其中，所述内部栅电极区域与所述第一外部栅电极区域和所述第二外部栅电极区域电接触。
5.根据权利要求1所述的半导体结构，还包括：
第一端子，与所述第一二维材料层和所述第二二维材料层以及所述第一鳍电接触。
6.根据权利要求5所述的半导体结构，还包括：
第二端子，与所述第一二维材料层和所述第二二维材料层以及所述第二鳍电接触。
7.根据权利要求1所述的半导体结构，其中，所述第一二维材料层和所述第二二维材料层均包括石墨烯。
8.根据权利要求1所述的半导体结构，其中，所述第一二维材料层和所述第二二维材料层均包括过渡金属二硫属化物(TMD)材料。
9.根据权利要求1所述的半导体结构，其中，所述第一二维材料层和所述第二二维材料层均包括磷烯。
10.根据权利要求1所述的半导体结构，其中，在所述第一鳍和所述第二鳍的第一侧壁上形成所述第一二维材料层。
11.根据权利要求1所述的半导体结构，其中，在所述第一鳍和所述第二鳍的第二侧壁上形成所述第二二维材料层。
12.一种制造半导体结构的方法，所述方法包括：
提供包括鳍的衬底，其中，所述鳍包括第一侧壁和第二侧壁；
在所述第一侧壁和所述第二侧壁上沉积相应的第一二维(2-D)材料层和第二二维(2-D)材料层；
在所述第一二维材料层和所述第二二维材料层上方沉积第一栅极绝缘层和第一栅电极；
在所述第一二维材料层和所述第二二维材料层之间的所述鳍中蚀刻凹槽；
在所述第一二维材料层和所述第二二维材料层之间的所述凹槽中形成第二栅极绝缘层和第二栅电极；以及
图案化所述第一栅极绝缘层和所述第一栅电极以形成栅叠件，所述栅叠件具有小于所述第一二维材料层和所述第二二维材料层的长度的长度，所述第二栅极绝缘层具有小于所述第一栅极绝缘层的长度，所述第二栅极绝缘层至少覆盖所述第一栅电极的顶面的部分。
13.根据权利要求12所述的方法，其中，所述第二栅极绝缘层直接形成在所述第一二维材料层和所述第二二维材料层上方。
14.根据权利要求12所述的方法，其中，所述第一栅电极和所述第二栅电极是电连接的。
15.根据权利要求12所述的方法，其中，所述第一二维材料层和所述第二二维材料层均包括石墨烯。
16.根据权利要求12所述的方法，其中，所述第一二维材料层和所述第二二维材料层均包括过渡金属二硫属化物(TMD)材料。
17.根据权利要求12所述的方法，其中，所述第一二维材料层和所述第二二维材料层均包括磷烯。
18.一种半导体结构，包括：
衬底，包括鳍，其中，所述鳍包括相对侧壁和顶面；
二维(2-D)材料层，位于所述鳍的相对侧壁和顶面上方；
第一介电层，位于所述二维材料层上方；
第二介电层，位于所述鳍和所述二维材料层之间且位于所述鳍的相对侧壁和顶面上方；
栅电极，位于所述第一介电层的部分上方；
源极和漏极端子，位于所述二维材料层上方，其中，所述源极和漏极端子位于所述栅电极的相对侧上；以及
背栅极堆叠件，包括嵌入至所述鳍内的背栅电极、所述第二介电层以及金属接触件。
19.根据权利要求18所述的半导体结构，其中，所述二维材料层包括石墨烯、过渡金属二硫属化物(TMD)材料或磷烯。
20.根据权利要求18所述的半导体结构，还包括：
晶种层，位于所述第二介电层和所述二维材料层之间。
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