CN105990427B - 一种半导体器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法、电子装置，所述半导体器件，包括：半导体衬底；第一栅极介电层，位于所述半导体衬底上；沟道层，位于所述第一栅极介电层上，其中所述沟道层选用单层或者双层的二维金属硫族化物；第二栅极介电层，位于所述沟道层上，栅极结构，位于所述第二栅极介电层上，作为所述半导体器件的前部栅极。本发明中选用单个二维半导体层(individual 2‑dimensional)作为沟道材料，与较厚的半导体层相比，单个2维半导体层(individual 2‑dimensional)的二维几何结构可以改进栅极结构的静电控制和减小短沟道效应，同时使用单个2维半导体层(individual 2‑dimensional)可以降低能耗。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
在集成电路制造领域，随着MOS晶体管尺寸的不断缩小，各种由于器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
随着半导体器件尺寸的不断缩小，环绕栅极(gate-all-around，GAA)的硅纳米线晶体管(silicon nanowire transistor，NW)由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能。
在半导体器件中最小允许沟道长度与材料厚度的平方根成正比，因此通过使用更薄的材料可以制备具有更小沟道的晶体管，但是现有技术中半导体材料层均具有较大的厚度制约了器件尺寸的缩小和性能的提高，因此需要对半导体器件的沟道材料进行改进，以便解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件，包括：
半导体衬底；
第一栅极介电层，位于所述半导体衬底上；
沟道层，位于所述第一栅极介电层上，其中所述沟道层选用单层或者双层的二维金属硫族化物；
第二栅极介电层，位于所述沟道层上，
栅极结构，位于所述第二栅极介电层上，作为所述半导体器件的前部栅极。
可选地，所述半导体衬底中形成有阱，在所述阱中形成有鳍片，以作为所述半导体器件的背部栅极，所述第一栅极介电层、所述沟道层、所述第二栅极介电层和所述栅极结构均环绕所述鳍片设置。
可选地，所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
可选地，单层的所述二维金属硫族化物的厚度为0.5-0.7nm。
可选地，所述第一栅极介电层选用HfO2；
所述第二栅极介电层选用HfO2。
可选地，所述第一栅极介电层的厚度为2-20nm；
所述第二栅极介电层的厚度为2-20nm。
可选地，所述栅极结构为金属栅极结构，所述栅极结构的厚度为100-300nm。
可选地，所述半导体器件还进一步包括源极和漏极，分别位于所述栅极结构的两侧的所述沟道层上。
可选地，所述源极和所述漏极选用铬或金。
本发明还提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有第一栅极介电层；
步骤S2：在所述第一栅极介电层上形成沟道层，所述沟道层选用单层或者双层的二维金属硫族化物；
步骤S3：在所述沟道层上形成第二栅极介电层和栅极材料层，以覆盖所述沟道层；
步骤S4：图案化所述第二栅极介电层和栅极材料层，以形成栅极结构，作为所述半导体器件的前部栅极。
可选地，在所述步骤S1中，在所述半导体衬底中形成有阱并在所述阱中形成有鳍片，以作为所述半导体器件的背部栅极，所述第一栅极介电层环绕所述鳍片设置。
可选地，在所述步骤S2中，所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
可选地，在所述步骤S2中，单层的所述二维金属硫族化物的厚度为0.5-0.7nm。
可选地，在所述步骤S2中，选用旋涂法形成所述二维金属硫族化物。
可选地，在所述步骤S2中形成所述二维金属硫族化物的方法包括：
步骤S21：将金属硫族化物的前体和具有增溶添加剂的溶剂混合，以形成混合物溶液；
步骤S22：将所述混合物溶液置于所述第一栅极介电层上，以形成溶液涂层；
步骤S23：将所述溶液涂层中的所述溶剂去除，以形成混合物膜；
步骤S24：对所述混合物膜进行退火，以分解所述混合物膜，形成所述二维金属硫族化物。
可选地，在所述步骤S21中所述前体为所述金属硫族化物的分离的基于肼的前体。
可选地，所述方法还进一步包括：
步骤S5：在所述栅极结构的侧壁上形成间隙壁；
步骤S6：在所述栅极结构的两侧形成源极和漏极。
可选地，在所述步骤S6中，在所述栅极结构两侧的所述沟道层上形成金属铬或金，以形成所述源极和漏极。
可选地，所述第一栅极介电层选用HfO2；
所述第二栅极介电层选用HfO2。
可选地，所述第一栅极介电层的厚度为2-20nm；
所述第二栅极介电层的厚度为2-20nm。
可选地，所述栅极结构的厚度为100-300nm。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述方法中选用单个二维半导体层(individual 2-dimensional)作为沟道材料，与较厚的半导体层相比，单个2维半导体层(individual 2-dimensional)的二维几何结构可以改进栅极结构的静电控制和减小短沟道效应，同时使用单个2维半导体层(individual 2-dimensional)可以降低能耗。
同时所述二维半导体层的带隙(band gap)可以通过减小材料层的数目进行调谐，上述的二维层具有直接的带隙，所述带隙相比相关材料的叠层的带隙更高，这种更高的带隙引起能耗的进一步降低。所述带隙的尺寸也可以通过横向电场调谐，这种调整可以引起相对于常规FETs更为有效的晶体管开关。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1f为现有技术中制备所述半导体器件的过程示意图；
图2为本发明一实施例中所述半导体器件的立体结构示意图；
图3为本发明一实施例中所述金属硫族化物的结构示意图；
图4为本发明一实施例中半导体器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例1
本发明提供了一种半导体器件，所述半导体器件为一种非平面场效应晶体管，所述场效应晶体管具有二维层沟道材料，如图2所示，所述半导体器件包括：
半导体衬底101；
第一栅极介电层103，位于所述半导体衬底上101；
沟道层104，位于所述第一栅极介电层上103，其中所述沟道层选用单层或者双层的二维金属硫族化物；
第二栅极介电层105，位于所述沟道层104，
栅极结构106，位于所述第二栅极介电层上104。
如图2所示，在所述半导体器件中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述半导体衬底上还形成有轻掺杂的阱102，作为背部栅极(back gate)，其中所述阱102的形成方法可以参照本领域常用的方法。
在所述阱中还形成有图案化的鳍片结构，如图2所示，所述鳍片结构位于所述半导体衬底101上，其中，所述第一栅极介电层103、所述沟道层104、所述第二栅极介电层105和以及作为前部栅极(Front gate)的所述栅极结构106均环绕所述鳍片设置，因此所述栅极结构106为环绕栅极(gate-all-around，GAA)，由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能。
进一步，其中所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
其中，以MoS2为例，MoS2的单层具有很高的1.8eV的固有带隙以及高的200cm2/Vs迁移率，由于悬空键(dangling bond)的缺失以及耐温达1100℃的高温稳定性使得MoS2能够在纳米器件中具有优异的性能。
进一步，单层的所述二维金属硫族化物的厚度为0.5-0.7nm，如图3所示，最小允许沟道长度与材料厚度的平方根成正比，在单层的MoS2的实例中，其厚度为0.65纳米，其沟道的长度为1.5nm，具有该长度沟道的晶体管仍能正常的工作。
在该半导体器件中与较厚的半导体层相比，单个2维半导体层(individual 2-dimensional)的二维几何结构可以改进栅极结构的静电控制和减小短沟道效应，因此使用单个2维半导体层(individual 2-dimensional)可以降低能耗。
在本发明所述的FETs中使用单层或双层的二维层的优点在于它们的带隙(bandgap)可以通过减小材料层的数目进行调谐，上述的二维层具有直接的带隙，所述带隙相比相关材料的叠层的带隙更高，这种更高的带隙引起能耗的进一步降低。所述带隙的尺寸也可以通过横向电场调谐，这种调整可以引起相对于常规FETs更为有效的晶体管开关。
可选地，所述第一栅极介电层103选用HfO2，所述第二栅极介电层105选用HfO2，其作为栅极结构和半导体端(back gate)的绝缘层，实现绝缘和隔离。
可选地，所述第一栅极介电层103的厚度为2-20nm；所述第二栅极介电层105的厚度为2-20nm，但是并不局限于该数值范围。
进一步，在本发明中所述栅极结构106为金属栅极结构，所述栅极结构的厚度为100-300nm。
因此单层沟道层104的厚度为0.65nm，相对于所述第一栅极介电层103、第二栅极介电层105和所述栅极结构106的厚度来说是非常小的厚度，因此在本发明中其沟道长度更小。
可选地，所述半导体器件还进一步包括源极和漏极，分别位于所述栅极的两侧，所述源极和所述漏极分别位于所述栅极两侧的所述沟道层104上，其中，所述源极和所述漏极是通过在所述栅极结构的两侧形成金属铬或金而形成的，所述源极和所述漏极的形成方法可以选用在所述栅极结构的两侧进行外延生长。
实施例2
本发明还提供了一种半导体器件的制备方法，下面结合附图1a-1f对所述方法作进一步的说明。
首先，执行步骤201，提供半导体衬底101，在所述半导体衬底上形成有阱102。
具体地，如图1a所示，首先提供半导体衬底101，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以被定义有源区。
然后在所述半导体衬底中进行轻掺杂，在所述半导体衬底中形成阱102，作为背部栅极(back gate)，其中所述阱102的形成方法可以参照本领域常用的方法。
执行步骤202，图案化所述阱102，以形成鳍片结构1021。
具体地，如图1b所示，其中图1b中左侧的图形为垂直于所述沟道方向的示意图，右侧为沿沟道方向的示意图，后面的图形中没有特殊说明左侧也是垂直于所述沟道方向的示意图，右侧为沿沟道方向的示意图；在该步骤中在所述衬底上形成掩膜层，在本发明的一具体实施方式中掩膜层可以为氮掺杂的碳化硅层NDC(Nitrogen dopped Silicon Carbite)、SiO2或者SiN层，其中，所述碳化硅层NDC(Nitrogen dopped Silicon Carbite)或者SiN层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
然后图案化所述掩膜层以及阱102，以形成鳍片结构1021，具体地，首先在所述掩膜层上形成光刻胶层，然后对所述光刻胶层进行光刻，形成鳍片图案，所述鳍片图案与所要形成的鳍片结构的关键尺寸相同，然后蚀刻所述阱102和所述掩膜层，然后去除所述掩膜层，形成如图1b所示的鳍片结构1021。
作为另外一种实施方式，在形成所述鳍片结构1021时，还可以在所述半导体衬底上形成3层掩膜层，包括依次沉积的低温氧化物层(LTO)、含硅的抗反射层(Si-ARC)和先进图案掩膜层(APF)，然后以所述掩膜层为掩膜蚀刻所述半导体衬底。
在该步骤中选用干法蚀刻形成所述鳍片结构1021，所述干法蚀刻中可以选用基于F的蚀刻气氛进行化学蚀刻，所述蚀刻气体可以选用C4F8、C4F6、C5F8和C3H8中的一种或者多种，在该蚀刻步骤反应功率为300W～400W，气压为10～30mtorr，反应时间可以根据目标器件以及蚀刻工艺的需要进行设定，并不局限于某一数值范围，在本发明的一具体实施方式中为40～60s。
执行步骤203，在所述鳍片结构1021上依次形成第一栅极介电层103、沟道层104第二栅极介电层105和作为前部栅极(Front gate)的栅极结构材料层，所述沟道层104选用单层或者双层的二维金属硫族化物。
具体地，如图1c所示，在该步骤中所述第一栅极介电层103选用HfO2，所述第二栅极介电层105选用HfO2，其作为前部栅极结构和背部栅极(back gate)的绝缘层，实现绝缘和隔离。
可选地，所述第一栅极介电层103的厚度为2-20nm；所述第二栅极介电层105的厚度为2-20nm，但是并不局限于该数值范围。
可选地，所述第一栅极介电层和所述第二栅极介电层105可以通过金属有机化学气相沉积(MOCVD)的方法形成，但是并不局限于该方法。
其中，所述第一栅极介电层103、所述沟道材料层104、所述第二栅极介电层105和栅极结构材料层均环绕所述鳍片设置。
进一步，其中所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
其中，以MoS2为例，MoS2的单层具有很高的1.8eV的固有带隙以及高的200cm2/Vs迁移率，由于悬空键(dangling bond)的缺失以及耐温达1100℃的高温稳定性使得MoS2能够在纳米器件中具有优异的性能。
进一步，单层的所述二维金属硫族化物的厚度为0.5-0.7nm，如图3所示，最小允许沟道长度与材料厚度的平方根成正比，在单层的MoS2的实例中，其厚度为0.65纳米，其沟道的长度为1.5nm，具有该长度沟道的晶体管仍能正常的工作。
在该半导体器件中与较厚的半导体层相比，单个2维半导体层(individual 2-dimensional)的二维几何结构可以改进栅极结构的静电控制和减小短沟道效应，因此使用单个2维半导体层(individual 2-dimensional)可以降低能耗。
在本发明所述的FETs中使用单层或双层的二维层的优点在于它们的带隙(bandgap)可以通过减小材料层的数目进行调谐，上述的二维层具有直接的带隙，所述带隙相比相关材料的叠层的带隙更高，这种更高的带隙引起能耗的进一步降低。所述带隙的尺寸也可以通过横向电场调谐，这种调整可以引起相对于常规FETs更为有效的晶体管开关。
其中，金属硫族化物(metal chalcogenide)的制备方法包括：将金属硫族化物的分离的基于肼的前体和具有增溶的添加剂的溶剂混合以形成混合物溶液；将所述混合溶液施加到衬底上在所述衬底上形成溶液涂层；从所述涂层中去除所述溶剂，以在所述基底上产生混合物膜；对所述混合物膜进行退火，以分解所述混合物膜，以在所述衬底上形成金属硫族化物膜。
执行步骤204，图案化所述第二栅极介电层105和栅极材料层，以形成作为前部栅极(Front gate)的栅极结构106。
具体地，如图1d所示，在所述栅极材料层上形成图案化的光刻胶层，然后以所述光刻胶层为掩膜蚀刻所述第二栅极介电层105和栅极材料层，以形成栅极结构106，并露出所述沟道层104。
其中，所述干法蚀刻并不局限于某一种，可以选用和所述沟道层104具有较大蚀刻选择比的方法。
进一步，在本发明中所述栅极结构106为金属栅极结构，所述栅极结构的厚度为100-300nm。所述栅极结构106环绕所述鳍片设置，因此所述栅极结构106为环绕栅极(gate-all-around，GAA)，由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能。
执行步骤205，在所述栅极的侧壁上形成间隙壁。
具体地，如图1e所示，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
执行步骤206，在所述栅极的两侧形成源极108和漏极107。
具体地，如图1f所示，在该步骤中，所述源极和漏极，分别位于所述栅极结构106的两侧，所述源极和所述漏极分别位于所述栅极两侧的所述沟道层104上，其中，所述源极和所述漏极并是通过在所述栅极结构的两侧形成金属铬或金而形成的。
可选地，所述源极和所述漏极的形成方法可以选用在所述栅极结构的两侧进行外延生长。
图4为制备本发明半导体器件的工艺流程图，包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有第一栅极介电层；
步骤S2：在所述第一栅极介电层上形成沟道层，所述沟道层选用单层或者双层的二维金属硫族化物；
步骤S3：在所述沟道层上形成第二栅极介电层和栅极材料层，以覆盖所述沟道层；
步骤S4：图案化所述第二栅极介电层和栅极材料层，以形成栅极结构，作为所述半导体器件的前部栅极。
实施例3
本发明还提供了一种电子装置，包括实施例1所述的半导体器件。其中，半导体器件为实施例1所述的半导体器件，或根据实施例2所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (20)
1.一种半导体器件，包括：
半导体衬底，所述半导体衬底中形成有阱，在所述阱中形成有鳍片，以作为所述半导体器件的背部栅极；
第一栅极介电层，位于所述半导体衬底上；
沟道层，位于所述第一栅极介电层上，其中所述沟道层选用单层或者双层的二维金属硫族化物；
第二栅极介电层，位于所述沟道层上，
栅极结构，位于所述第二栅极介电层上，作为所述半导体器件的前部栅极；
所述第一栅极介电层、所述沟道层、所述第二栅极介电层和所述栅极结构均环绕所述鳍片设置。
2.根据权利要求1所述的半导体器件，其特征在于，所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
3.根据权利要求1所述的半导体器件，其特征在于，单层的所述二维金属硫族化物的厚度为0.5-0.7nm。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极介电层选用HfO2；
所述第二栅极介电层选用HfO2。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极介电层的厚度为2-20nm；
所述第二栅极介电层的厚度为2-20nm。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构为金属栅极结构，所述栅极结构的厚度为100-300nm。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还进一步包括源极和漏极，分别位于所述栅极结构的两侧的所述沟道层上。
8.根据权利要求7所述的半导体器件，其特征在于，所述源极和所述漏极选用铬或金。
9.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底中形成有阱并在所述阱中形成有鳍片，以作为所述半导体器件的背部栅极；
在所述半导体衬底上形成有第一栅极介电层，所述第一栅极介电层环绕所述鳍片设置；
步骤S2：在所述第一栅极介电层上形成沟道层，所述沟道层选用单层或者双层的二维金属硫族化物；
步骤S3：在所述沟道层上形成第二栅极介电层和栅极材料层，以覆盖所述沟道层；
步骤S4：图案化所述第二栅极介电层和栅极材料层，以形成栅极结构，作为所述半导体器件的前部栅极。
10.根据权利要求9所述的方法，其特征在于，在所述步骤S2中，所述二维金属硫族化物选用MoS2、WS2、MoSe2、WSe2、MoTe2和WTe2中的一种。
11.根据权利要求9所述的方法，其特征在于，在所述步骤S2中，单层的所述二维金属硫族化物的厚度为0.5-0.7nm。
12.根据权利要求9所述的方法，其特征在于，在所述步骤S2中，选用旋涂法形成所述二维金属硫族化物。
13.根据权利要求9所述的方法，其特征在于，在所述步骤S2中形成所述二维金属硫族化物的方法包括：
步骤S21：将金属硫族化物的前体和具有增溶添加剂的溶剂混合，以形成混合物溶液；
步骤S22：将所述混合物溶液置于所述第一栅极介电层上，以形成溶液涂层；
步骤S23：将所述溶液涂层中的所述溶剂去除，以形成混合物膜；
步骤S24：对所述混合物膜进行退火，以分解所述混合物膜，形成所述二维金属硫族化物。
14.根据权利要求13所述的方法，其特征在于，在所述步骤S21中所述前体为所述金属硫族化物的分离的基于肼的前体。
15.根据权利要求9所述的方法，其特征在于，所述方法还进一步包括：
步骤S5：在所述栅极结构的侧壁上形成间隙壁；
步骤S6：在所述栅极结构的两侧形成源极和漏极。
16.根据权利要求15所述的方法，其特征在于，在所述步骤S6中，在所述栅极结构两侧的所述沟道层上形成金属铬或金，以形成所述源极和漏极。
17.根据权利要求9所述的方法，其特征在于，所述第一栅极介电层选用HfO2；
所述第二栅极介电层选用HfO2。
18.根据权利要求9所述的方法，其特征在于，所述第一栅极介电层的厚度为2-20nm；
所述第二栅极介电层的厚度为2-20nm。
19.根据权利要求9所述的方法，其特征在于，所述栅极结构的厚度为100-300nm。
20.一种电子装置，包括权利要求1至8之一所述的半导体器件。
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