KR102230198B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치는. NMOS 영역 및 PMOS 영역을 포함하며, 돌출 패턴을 구비하는 기판; 상기 기판의 상기 NMOS 영역 및 상기 PMOS 영역 상에 각각 형성되고, 상기 돌출 패턴과 교차하며 상기 기판의 상면에 평행한 제1 방향을 따라 연장하는 제1 및 제2 게이트 구조물들; 상기 제1 및 제2 게이트 구조물들의 양측 상에 각각 형성되는 제1 및 제2 소스/드레인 영역들; 및 상기 제1 및 제2 소스/드레인 영역들 상부에 각각 형성되는 제1 및 제2 콘택 플러그들;을 포함하고, 상기 제1 콘택 플러그의 바닥면이 상기 제2 콘택 플러그의 바닥면보다 낮거나 실질적으로 동일한 레벨 상에 위치한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 트랜지스터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자 기기의 고속화를 구현하기 위하여 전자 기기에 포함되는 반도체 장치의 고속화가 필요하다. 트랜지스터를 포함하는 반도체 장치에서, 반도체 장치의 미세화에 따라 콘택 저항이 증가하는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 감소된 저항의 소스/드레인 영역을 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 감소된 저항의 소스/드레인 영역을 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, NMOS 영역 및 PMOS 영역을 포함하며, 돌출 패턴을 구비하는 기판; 상기 기판의 상기 NMOS 영역 및 상기 PMOS 영역 상에 각각 형성되고, 상기 돌출 패턴과 교차하며 상기 기판의 상면에 평행한 제1 방향을 따라 연장하는 제1 및 제2 게이트 구조물들; 상기 제1 및 제2 게이트 구조물들의 양측 상에 각각 형성되는 제1 및 제2 소스/드레인 영역들; 및 상기 제1 및 제2 소스/드레인 영역들 상부에 각각 형성되는 제1 및 제2 콘택 플러그들;을 포함하고, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 비대칭 형상을 갖는다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 바닥면이 상기 제2 콘택 플러그의 바닥면보다 낮거나 실질적으로 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역은 상기 제1 콘택 플러그와의 제1 접촉 면적을 가지며, 상기 제2 소스/드레인 영역은 상기 제2 콘택 플러그와의 제2 접촉 면적을 가지며, 상기 제2 접촉 면적이 상기 제1 접촉 면적보다 실질적으로 작을 수 있다.
예시적인 실시예들에 있어서,상기 제1 소스/드레인 영역은 상기 제1 콘택 플러그와 접촉하는 제1 콘택 랜딩 면(contact landing surface)을 가지며, 상기 제2 소스/드레인 영역은 상기 제2 콘택 플러그와 접촉하는 제2 콘택 랜딩 면을 가지며, 상기 제2 콘택 랜딩 면이 상기 제1 콘택 랜딩 면보다 높거나 실질적으로 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역은 상기 제1 방향을 따라 제1 최대 폭을 가지며, 상기 제2 소스/드레인 영역은 상기 제1 방향을 따라 제2 최대 폭을 가지며, 상기 제2 최대폭이 상기 제1 최대폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역은 상기 제1 최대 폭을 갖는 제1 높이를 가지며, 상기 제2 소스/드레인 영역은 상기 제2 최대 폭을 갖는 제2 높이를 가지며, 상기 제2 높이가 상기 제1 높이보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역은 상기 기판의 상면에 수직한 제2 방향을 따라 제3 높이를 가지며, 상기 제2 소스/드레인 영역은 상기 제2 방향을 따라 제4 높이를 가지며, 상기 제4 높이가 상기 제3 높이보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상부(top portion)는 상기 기판의 상면에 실질적으로 평행한 방향으로 평탄하게 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 소스/드레인 영역의 상부(top portion)는 패시티드 측벽(faceted sidewall)을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 패시티드 측벽은 상기 기판의 상면에 대하여 50도 내지 59도의 교각(intersecting angle)을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물의 측벽 및 상면 상에 형성되는 제1 스페이서; 및 상기 제2 게이트 구조물의 측벽 상에 형성되는 제2 스페이서;를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물과의 사이에 상기 제1 스페이서가 개재되도록 상기 제1 게이트 구조물의 측벽 상에 형성되는 제3 스페이서; 및 상기 제2 게이트 구조물과의 사이에 상기 제2 스페이서가 개재되도록 상기 제1 게이트 구조물의 상면과 측벽 상에 형성되는 제4 스페이서;를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 소스/드레인 영역의 상면의 적어도 일부분은 상기 제4 스페이서에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상면이 상기 제3 스페이서에 의해 커버되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물과 상기 제1 소스/드레인 영역 사이에 제1 스페이서 및 제3 스페이서가 개재되며, 상기 제2 게이트 구조물과 상기 제2 소스/드레인 영역 사이에 제2 스페이서가 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제4 스페이서의 적어도 일부분과 접촉하고, 상기 제1 콘택 플러그는 상기 제3 스페이서와 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 측벽 일부분 상에 형성되는 제1 캡핑층; 및 상기 제2 소스/드레인 영역의 측벽 및 상면 상에 형성되는 제2 캡핑층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 캡핑층은 상기 제1 소스/드레인 영역의 최상면 상에는 형성되지 않으며, 상기 제2 캡핑층은 상기 제2 소스/드레인 영역의 최상면 상에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 제1 방향으로 연장하는 제1 돌출 패턴 및 제2 돌출 패턴을 구비하는 기판; 상기 제1 돌출 패턴 상에서 상기 제1 방향과는 다른 제2 방향으로 연장하며, 순차적으로 적층된 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조물; 상기 제1 게이트 구조물의 양측에 상기 제1 방향을 따라 위치하는 한 쌍의 제1 소스/드레인 영역; 상기 제2 돌출 패턴 상에서 상기 제2 방향으로 연장하며, 순차적으로 적층된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물; 상기 제2 게이트 구조물의 양측에 상기 제1 방향을 따라 위치하는 한 쌍의 제2 소스/드레인 영역;을 포함하며, 한 쌍의 상기 제1 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역의 최상면은 한 쌍의 상기 제2 소스/드레인 영역의 최상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상부는 라운드진 형상을 가지며, 상기 제2 소스/드레인 영역의 상부는 패시티드 측벽들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역은 제1 콘택 플러그와 접촉하는 제1 콘택 랜딩 면을 가지며, 상기 제2 소스/드레인 영역은 제2 콘택 플러그와 접촉하는 제2 콘택 랜딩 면을 가지며, 상기 제2 콘택 랜딩 면이 상기 제1 콘택 랜딩 면보다 높거나 실질적으로 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 측벽 일부분을 둘러싸는 제1 캡핑층; 및 상기 제2 소스/드레인 영역의 측벽 및 상면을 둘러싸는 제2 캡핑층;을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 한 쌍의 채널 영역 및 한 쌍의 상기 채널 영역의 사이에 위치되는 리세스를 가지는 핀 구조물이 형성되는 기판; 한 쌍의 상기 채널 영역 상에 각각 제공되고 상기 핀 구조물과 교차하여 연장되는 한 쌍의 게이트 구조물; 및 상기 리세스 저면 위에 형성되며, 상기 리세스 저면으로부터 상기 기판의 상면과 제1 교각을 갖도록 기울어지며 연장하는 제1 측벽, 상기 제1 측벽의 최상부로부터 연장하며, 상기 기판의 상면과 제2 교각을 갖도록 기울어지며 연장하는 제2 측벽, 및 상기 제2 측벽의 최상부로부터 상기 기판의 상면과 실질적으로 평행한 방향으로 연장하는 제1 상면을 구비하는 소스/드레인 영역;을 포함한다.
예시적인 실시예들에 있어서, 상기 한 쌍의 게이트 구조물은 상기 채널 영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극을 포함하며, 상기 제1 상면은 상기 게이트 전극의 저면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 게이트 구조물의 측벽 상에 순차적으로 형성된 제1 스페이서 및 제2 스페이서를 더 포함하며, 상기 소스/드레인 영역은 상기 제2 스페이서의 적어도 일부분과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 영역의 상기 제1 측벽을 둘러싸는 캡핑층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장하는 돌출 패턴을 형성하는 단계; 상기 기판 상에서 상기 돌출 패턴과 교차하며, 상기 제1 방향과 다른 제2 방향으로 연장하는 제1 및 제2 게이트 구조물들을 형성하는 단계; 상기 제1 및 제2 게이트 구조물들의 양측에 상기 기판의 상면보다 높은 레벨 상에 위치하는 상면들을 갖는 제1 및 제2 소스/드레인 영역들을 형성하는 단계; 및 상기 제1 소스/드레인 영역의 높이가 제2 소스/드레인 영역의 높이보다 작아지도록 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계는, 에치백 공정 또는 건식 식각 공정을 수행하여 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 소스/드레인 영역들을 형성하는 단계는, 선택적 에피택시 성장 공정을 수행하여 상기 제2 게이트 구조물의 양측에 상기 제1 소스/드레인 영역을 형성하는 단계; 및 선택적 에피택시 성장 공정을 수행하여 상기 제1 게이트 구조물의 양측에 상기 제1 소스/드레인 영역의 높이보다 상기 제2 소스/드레인 영역의 높이가 크도록 상기 제2 소스/드레인 영역을 형성하는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계 이전에, 상기 제1 및 제2 게이트 구조물들 및 상기 제1 및 제2 소스/드레인 영역들 상에 캡핑층을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계는, 상기 제1 소스/드레인 영역의 높이가 제2 소스/드레인 영역의 높이보다 작아지도록 상기 제1 소스/드레인 영역 상부에 위치한 상기 캡핑층 및 상기 제1 소스/드레인 영역의 상측 일부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에, 상기 제1 및 제2 게이트 구조물들의 측벽들 및 상기 제1 및 제2 소스/드레인 영역들을 커버하는 층간 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 구조물들을 제거하여 상기 기판의 상면을 노출시키는 단계; 상기 층간 절연막의 측벽 및 노출된 상기 기판의 상면 상에 상기 제1 및 제2 게이트 구조물이 제거된 공간을 채우는 제3 및 제4 게이트 구조물들을 형성하는 단계;를 더 포함할 수 있다.
상기 반도체 장치는 소스/드레인 영역들과 콘택 플러그들 사이의 저항이 감소될 수 있어, 반도체 장치의 고속 동작이 가능할 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1c는 예시적인 실시예들에 따른 반도체 장치를 나타내는 확대 단면도이다.
도 2a 내지 도 2l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7c는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 8b는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자인 CMOS 인버터의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자인 CMOS NAND 회로의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자로 구현한 SoC의 구성을 개략적으로 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자로 구현한 SoC를 포함하는 전자 시스템을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 사시도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 단면도이다. 도 1b에는 도 1a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들이 도시된다.
도 1c는 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 단면도이다. 특히, 도 1c는 도 1a의 B-B' 및 C-C'를 따라 절단한 확대 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 장치(100)는 NMOS 트랜지스터(100N)와 PMOS 트랜지스터(100P)를 포함할 수 있다.
기판(110)에는 소자 분리 패턴(도시되지 않음)에 의해 서로 이격되는 NMOS 영역(110N)과 PMOS 영역(110P)이 정의될 수 있다. NMOS 영역(110N)에는 NMOS 트랜지스터(100N)가 형성될 수 있고, PMOS 영역(110P)에는 PMOS 트랜지스터(100P)가 형성될 수 있다. NMOS 트랜지스터(100N)는 제1 게이트 구조물(140N) 및 제1 소스/드레인 영역(160N)을 포함할 수 있고, PMOS 트랜지스터(100P)는 제2 게이트 구조물(140P) 및 제2 소스/드레인 영역(160P)을 포함할 수 있다.
기판(110)의 NMOS 영역(110N)에는 채널 영역(CH)이 정의되고, 한 쌍의 제1 소스/드레인 영역(160N)은 기판(110) 상에서 채널 영역(CH)의 양측에 제1 방향(예를 들어, 도 1a의 Y 방향)을 따라 위치하며, 제1 게이트 구조물(140N)은 채널 영역(CH) 상에서 상기 제1 방향(Y 방향)과 다른 제2 방향(예를 들어, 도 1a의 X 방향)을 따라 연장할 수 있다.
기판(110)의 PMOS 영역(110P)에는 채널 영역(CH)이 정의되고, 한 쌍의 제2 소스/드레인 영역(160P)은 기판(110) 상에서 채널 영역(CH)의 양측에 제1 방향(예를 들어, 도 1a의 Y 방향)을 따라 위치하며, 제2 게이트 구조물(140P)은 채널 영역(CH) 상에서 상기 제1 방향(Y 방향)과 다른 제2 방향(예를 들어, 도 1a의 X 방향)을 따라 연장할 수 있다.
도 1a에는 제1 및 제2 게이트 구조물들(140N, 140P)이 동일한 방향을 따라 연장하는 것으로 도시되었지만, 제1 및 제2 게이트 구조물들(140N, 140P)의 연장 방향이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제1 게이트 구조물(140N)은 제1 방향을 따라 연장하며, 제2 게이트 구조물(140P)은 상기 제1 방향과 다른 제2 방향을 따라 연장할 수 있다.
기판(110)에는 채널 영역(CH) 및 채널 영역(CH)의 양측에 위치되는 한 쌍의 리세스(112R1)를 가지는 핀 구조물(112)이 형성될 수 있다. 한 쌍의 상기 소스/드레인 영역(160)은 한 쌍의 리세스(112R1)에 형성될 수 있다. 핀 구조물(112)은 베이스부(112a) 및 채널 영역(CH)이 형성되는 돌출부(112b)로 이루어질 수 있다. 핀 구조물(112)은 기판(110) 상에 SEG(Selective Epitaxial Growth) 방법을 통하여 형성된 부분이거나, 기판(110)에서 리세스(112R1)에 대응되는 부분을 제거하여 형성된 부분일 수 있다. 핀 구조물(112)의 베이스부(112a)의 주변에는 핀 구조물(112)을 한정하는 소자 분리층(120)이 형성될 수 있다. 핀 구조물(112)은 트랜지스터를 구현하기 위한 활성 영역일 수 있다.
제1 게이트 구조물(140N)은 채널 영역(CH) 상에 제공되고 제2 방향(X 방향)을 따라 연장되는 제1 게이트 전극(144N), 채널 영역(CH)과 제1 게이트 전극(144N) 사이에 배치되는 제1 게이트 절연막(142N) 및 제1 게이트 전극(144N) 상부에 형성되는 제1 게이트 마스크(146N)을 포함할 수 있다.
제2 게이트 구조물(140P)은 채널 영역(CH) 상에 제공되고 제2 방향(X 방향)을 따라 연장되는 제2 게이트 전극(144P), 채널 영역(CH)과 제2 게이트 전극(144P) 사이에 배치되는 게이트 절연막(142P) 및 제2 게이트 전극(144P) 상부에 형성되는 제2 게이트 마스크(146P)을 포함할 수 있다.
제1 게이트 구조물(140N)의 측벽 상에는 제1 스페이서(152N)와 제3 스페이서(154N)가 순차적으로 적층될 수 있고, 제2 게이트 구조물(140P)의 측벽 상에는 제2 스페이서(152P)와 제4 스페이서(154P)가 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(152N)는 제1 게이트 구조물(140N)의 상면과 측벽 상에 컨포말하게 형성될 수 있다. 제3 스페이서(154N)는 제1 게이트 구조물(140N)의 측벽 상에 형성되고, 제1 게이트 구조물(140N)과 제3 스페이서(154N) 사이에 제1 스페이서(152N)가 개재될 수 있다. 제3 스페이서(154N)는 제1 게이트 구조물(140N)의 상면 상에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(152P)는 제2 게이트 구조물(140P)의 측벽 상에 형성될 수 있다. 제4 스페이서(154P)는 제2 게이트 구조물(140P)의 측벽 및 상면 상에 형성될 수 있다. 제2 게이트 구조물(140P)의 측벽과 제4 스페이서(154P) 사이에 제2 스페이서(152P)가 개재될 수 있고, 제2 게이트 구조물(140P)의 상면은 제4 스페이서(154P)의 바닥면과 직접 접촉할 수 있다. 제2 스페이서(152P)는 제2 게이트 구조물(140P)의 상면 상에는 형성되지 않을 수 있다.
제1 소스/드레인 영역(160N)은 채널 영역(CH)의 측면 및 제3 스페이서(154N)의 측면의 적어도 일부분과 접촉할 수 있다. 제1 소스/드레인 영역(160N)은 리세스(112R1) 상에 형성되어 제3 스페이서(154N)의 바닥면 아래까지 연장될 수 있다.
제1 소스/드레인 영역(160N)은 핀 구조물(112)의 베이스부(112a)로부터 기판(110) 상면과 제1 교각(θ1)을 갖도록 기울어지며 연장하는 제1 측벽(FS-1N) 및 제1 측벽(FS-1N)의 최상부로부터 연장하는 제1 상면(PS1)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 제1 측벽(FS-1N)은 실리콘 에피택시 성장 공정에서 특정한 결정학적 방위에 따른 패싯 면들이 우선적으로 성장한 결과에 의해 발생하는 패시티드 측벽일 수 있다. 예를 들어, 실리콘 결정의 결정학적 {111} 면에 평행한 패싯 면들이 우선적으로 성장할 수 있고, 이에 따라 제1 측벽(FS-1N)은 {111} 면에 평행한 방향으로 배열될 수 있다. 예시적인 실시예들에 있어서, 제1 교각(θ1)은 약 51 내지 59˚의 각도일 수 있다. 예를 들어, 제1 교각(θ1)은 약 54 내지 57˚의 각도일 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 제1 상면(PS1)과 제1 측벽(FS-1N)의 최상부와 접하는 영역이 라운드진 형상을 가질 수 있다. 제1 소스/드레인 영역(160N)의 제1 상면(PS1)의 최상부는 기판(110)의 상면과 실질적으로 평행한 방향(예를 들어, Y 방향)으로 평탄하게 연장할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)은 실리콘 또는 실리콘 저머늄을 포함할 수 있다. 제1 소스/드레인 영역(160N)은 탄소, 보론, 인을 소정의 농도로 포함한 실리콘 또는 실리콘 저머늄을 포함할 수 있다.
제2 소스/드레인 영역(160P)은 채널 영역(CH)의 측면 및 제2 스페이서(152P)의 측면의 적어도 일부분과 접촉할 수 있다. 제2 소스/드레인 영역(160P)은 리세스(112R1) 상에 형성되어 제2 스페이서(152P)의 바닥면 아래까지 연장될 수 있다. 또한, 제4 스페이서(154P)는 제2 게이트 구조물(140P)의 측벽으로부터 연장되어 제2 소스/드레인 영역(160P)을 커버할 수 있다.
제2 소스/드레인 영역(160P)은 핀 구조물(112)의 베이스부(112a)로부터 기판(110) 상면과 제2 교각(θ2)을 갖도록 기울어지며 연장하는 제2 측벽(FS-1P) 및 제2 측벽(FS-1P)의 최상부로부터 연장하며 기판(110) 상면과 제3 교각(θ3)을 갖도록 기울어지는 제3 측벽(FS-2P)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 영역(160P)의 제2 측벽(FS-1P) 및 제3 측벽(FS-2P)은 실리콘의 에피택시 성장 공정에서 특정한 결정학적 방위에 따른 패싯 면들이 우선적으로 성장한 결과에 의해 발생하는 패시티드 측벽일 수 있다. 예시적인 실시예들에 있어서, 제2 교각(θ2) 및 제3 교각(θ3)은 약 51 내지 59˚의 각도일 수 있다. 예를 들어, 제2 교각(θ2) 및 제3 교각(θ3)은 약 54 내지 57˚의 각도일 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 영역(160P)은 제1 스트레인 유도층(strain inducing layer)(162) 및 제2 스트레인 유도층(164)을 포함할 수 있다.
제1 스트레인 유도층(162)은 리세스(112R1) 내부에서 핀 구조물(112)의 돌출부(112b) 및 베이스부(112a) 상에 소정의 두께로 형성될 수 있고, 제2 스트레인 유도층(164)이 제1 스트레인 유도층(162) 상부에서 리세스(112R1)를 채우도록 배치될 수 있다. 제1 스트레인 유도층(162)은 제2 게이트 구조물(140P)의 하부에서 채널 영역(CH)과 제2 스트레인 유도층(164) 사이에 배치되어, 제2 스트레인 유도층(164)이 채널 영역(CH)과 직접 접하는 것을 방지할 수 있다.
한편, 도 1b에서는 제1 스트레인 유도층(162)이 제2 스트레인 유도층(164)과 채널 영역(CH)의 측면 사이 및 제2 스트레인 유도층(164)의 저면과 기판(110) 사이에 일체로 배치된 것이 도시되었으나, 이와는 달리 제1 스트레인 유도층(162)은 제2 스트레인 유도층(164)과 채널 영역(CH)의 측면 사이에만 배치될 수도 있다.
제2 스트레인 유도층(164) 및 채널 영역(CH)은 각각 서로 다른 제1 도전형 및 제2 도전형을 가질 수 있다. 예를 들면, 제2 스트레인 유도층(164) 및 채널 영역(CH)은 각각 p 타입 및 n 타입을 가지는 반도체 물질일 수 있다.
채널 영역(CH)은 예를 들면, 실리콘 또는 실리콘 저머늄을 포함할 수 있다. 제1 및 제2 스트레인 유도층들(162, 164)은 각각 실리콘 저머늄으로 이루어질 수 있다.
제1 및 제2 스트레인 유도층(162, 164)은 각각 제1 및 제2 Ge 함량을 가질 수 있다. 여기에서 Ge 함량은 제1 및 제2 스트레인 유도층(162, 164)이 각각 실리콘 저머늄으로 이루어진 경우에, 실리콘 원자와 저머늄 원자 전체의 개수 중 저머늄 원자의 비율을 의미한다. 제1 스트레인 유도층(162)의 제1 Ge 함량은 제2 스트레인 유도층(164)의 제2 Ge 함량보다 클 수 있다. 또는 제1 스트레인 유도층(162)의 제1 Ge 함량은 제2 스트레인 유도층(164)의 제2 Ge 함량보다 작거나 같을 수 있다. 채널 영역(CH)의 Ge 함량은 제1 스트레인 유도층(162)의 제1 Ge 함량 및 제2 스트레인 유도층(164)의 제2 Ge 함량보다 각각 작을 수 있다. 즉, 채널 영역(CH)의 Ge 함량은 0이거나, 제1 및 제2 Ge 함량 각각보다 작은 값일 수 있다.
제1 스트레인 유도층(162) 및 제2 스트레인 유도층(164)은 각각 제1 및 제2 도핑 농도를 가지며, 상기 제2 도핑 농도는 상기 제1 도핑 농도보다 큰 값을 가질 수 있다. 제1 스트레인 유도층(162)은 제1 도전형을 가지거나 실질적으로 언도프드(un-doped) 상태일 수 있다. 즉, 제1 스트레인 유도층(162)의 상기 제1 도핑 농도는 실질적으로 0이거나 상기 제2 도핑 농도보다 낮을 수 있다. 제1 스트레인 유도층(162)은 제2 스트레인 유도층(164)에 포함된 제1 도전형을 위한 도펀트가 제2 도전형인 채널 영역(CH)으로 확산되는 것을 차단할 수 있다. 제2 스트레인 유도층(164)은 도펀트로 보론(B)이 도핑될 수 있다.
제2 소스/드레인 영역(160P) 상에는 소스/드레인 캡핑층(166)이 형성될 수 있다. 소스/드레인 캡핑층(166)은 제2 스트레인 유도층(164)의 상부면을 커버할 수 있다. 소스/드레인 캡핑층(166)은 예를 들면, 제1 도전형을 위한 도펀트가 도핑된 실리콘 또는 언도프드 실리콘으로 이루어질 수 있다.
제1 소스/드레인 영역(160N)은 기판(110)에 수평한 제2 방향(X 방향)을 따라 제1 최대 폭(WM1)을 가질 수 있고, 제1 최대 폭(WM1)을 갖는 지점의 기판(110)에 수평한 제3 방향(Z 방향)에 따른 높이를 제1 높이(H1)로 정의할 수 있다. 제2 소스/드레인 영역(160P)은 상기 제2 방향(X 방향)을 따라 제2 최대 폭(WM2)을 가질 수 있고, 제2 최대 폭(WM2)을 갖는 지점의 상기 제3 방향에 따른 높이를 제2 높이(H2)로 정의할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 제1 최대 폭(WM1)은 제2 소스/드레인 영역(160P)의 제2 최대 폭(WM2)보다 크거나 같을 수 있다. 예를 들어, 제1 소스/드레인 영역(160N)은 제1 측벽(FS-1N)의 최상부 지점에서 제1 최대 폭(WM1)을 가질 수 있고, 제2 소스/드레인 영역(160P)은 제2 측벽(FS-1P) 및 제3 측벽(FS-2P)이 접하는 지점에서 제2 최대 폭(WM2)을 가질 수 있다. 또한, 제1 내지 제3 측벽들(FS-1N, FS-1P, FS-2P)은 소정의 각도로 기울어진(예를 들어, 기판(110) 상면에 대하여 제1 내지 제3 교각들(θ1, θ2, θ3)을 갖는) 패시티드 측벽들일 수 있으므로, 제1 및 제2 최대 폭들(WM1, WM2)이 증가할 때 제1 및 제2 높이들(H1, H2) 또한 증가할 수 있다. 예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 제1 측벽(FS-1N)의 최상부가 제2 소스/드레인 영역(160P)의 제2 측벽(FS-1P)의 최상부보다 더 높은 레벨 상에 위치할 수 있고, 이에 따라 제1 소스/드레인 영역(160N)의 제1 최대 폭(WM1)은 제2 소스/드레인 영역(160P)의 제2 최대 폭(WM2)보다 클 수 있다.
제1 소스/드레인 영역(160N)은 상기 제3 방향에 따른 제3 높이(H3)를 가질 수 있고, 제2 소스/드레인 영역(160P)은 상기 제3 방향에 따른 제4 높이(H4)를 가질 수 있다. 여기서, 제3 및 제4 높이들(H3, H4)은 각각 제1 소스/드레인 영역(160N) 및 제2 소스/드레인 영역(160P)의 바닥면으로부터 최상면까지의 높이들을 가리킨다. 예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 제3 높이(H3)는 제2 소스/드레인 영역(160P)의 제4 높이(H4)보다 작거나 실질적으로 같을 수 있다.
제1 소스/드레인 영역(160N) 및 제2 소스/드레인 영역(160P) 상에 각각 제1 콘택 플러그(170N) 및 제2 콘택 플러그(170P)가 형성될 수 있다. 제2 콘택 플러그(170P)는 제4 스페이서(154P)의 적어도 일부분과 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(170N)의 바닥면은 제2 콘택 플러그(170P)의 바닥면보다 낮은 레벨 상에 위치할 수 있다. 예를 들어, 도 1c에 도시된 것과 같이 제1 콘택 플러그(170N)의 바닥면은 제1 레벨(LV1)에 위치하며, 제2 콘택 플러그(170P)의 바닥면은 제1 레벨(LV1)보다 높은 제2 레벨(LV2)에 위치할 수 있다.
제1 콘택 플러그(170N)와 접촉하는 제1 소스/드레인 영역(160N)의 상면 부분을 제1 콘택 랜딩 면(contact landing surface)(160CL-1)으로, 제2 콘택 플러그(170P)와 접촉하는 제2 소스/드레인 영역(160P)의 상면 부분은 제2 콘택 랜딩 면(160CL-2)으로 지칭할 때, 제1 콘택 랜딩 면(160CL-1)은 제2 콘택 랜딩 면(160CL-2)보다 낮은 레벨 상에 위치할 수 있다. 즉, 도 1c에 도시된 것과 같이, 제1 콘택 랜딩 면(160CL-1)은 제1 레벨(LV1)과 실질적으로 동일한 레벨에 위치할 수 있고, 제2 콘택 랜딩 면(160CL-2)은 제2 레벨(LV2)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 소스/드레인 영역(160N)의 제1 최대 폭(WM1)이 제2 소스/드레인 영역(160P)의 제2 최대 폭(WM2)보다 크고, 제1 소스/드레인 영역(160N)의 제1 콘택 랜딩 면(160CL-1)이 제2 소스/드레인 영역(160P)의 제2 콘택 랜딩 면(160CL-2)보다 낮은 레벨 상에 위치하므로, 제1 콘택 플러그(170N)와 제1 소스/드레인 영역(160N) 사이의 접촉 면적은 제2 콘택 플러그(170P)와 제2 소스/드레인 영역(160P) 사이의 접촉 면적보다 클 수 있다. 따라서, 제1 소스/드레인 영역(160N)과 제1 콘택 플러그(170N) 사이의 접촉 면적이 비교적 큰 경우에 제1 소스/드레인 영역(160N)과 제1 콘택 플러그(170N) 사이의 저항이 감소될 수 있다.
한편, 제2 소스/드레인 영역(160P)과 제2 콘택 플러그(170P) 사이의 저항은 제2 소스/드레인 영역(160P)과 제2 콘택 플러그(170P) 사이의 접촉 저항과 제2 소스/드레인 영역(160P) 내부에 발생하는 스트레인에 의한 저항의 총합일 수 있다. 제2 소스/드레인 영역(160P)의 제2 콘택 랜딩 면(160CL-2)이 제1 소스/드레인 영역(160N)의 제1 콘택 랜딩 면(160CL-1)보다 높은 레벨 상에 위치하므로, 제2 소스/드레인 영역(160P) 내부에서 제2 콘택 플러그(170P)가 위치하는 부피가 감소될 수 있다(예를 들면, 제2 콘택 플러그(170P)의 형성을 위하여 식각되는 제2 소스/드레인 영역(160P) 부분의 부피가 감소될 수 있다). 따라서, 제2 소스/드레인 영역(160P)의 부피 감소로 인한 스트레인 감소가 방지될 수 있고, 제2 소스/드레인 영역(160P) 내부에서 발생하는 스트레인에 의한 저항이 감소될 수 있고, 따라서 제2 소스/드레인 영역(160P)과 제2 콘택 플러그(170P) 사이의 저항이 감소될 수 있다.
도 2a 내지 도 2l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 2a 내지 도 2l을 참조로 설명하는 상기 제조 방법은 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(100)의 제조 방법일 수 있다. 도 2a 내지 도 2l에서는 공정 단계들을 수행하는 과정에서 도 1a의 도 1a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들을 도시하였다.
도 2a를 참조하면, 제1 방향(Y)으로 연장되는 돌출 패턴(114)을 가지는 기판(110)을 준비한다. 돌출 패턴(114)의 양측에는 트렌치(115)가 형성될 수 있다. 기판(110)은 예를 들면, 실리콘을 포함할 수 있다. 또는 기판(110)은 저머늄과 같은 반도체 원소, 또는 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenide), 인듐 비소(indium arsenide), 및 인듐포스파이드(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
돌출 패턴(114)은 기판(110) 상에 제1 마스크 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 하는 식각 공정에 의하여 형성될 수 있다. 상기 제1 마스크 패턴은 제1 방향(Y 방향)으로 연장하는 라인 형태일 수 있다. 상기 제1 마스크 패턴은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 돌출 패턴(114)은 예를 들면, 실리콘(Si) 또는 실리콘-저머늄(SiGe)으로 이루어질 수 있다.
이후, 트렌치(115)를 채우는 소자 분리층(120)을 형성한다. 소자 분리층(120)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자 분리층(120)은 기판(110) 상에 돌출 패턴(114)을 덮는 예비 소자 분리 물질(미도시)을 형성한 후에 상기 제1 마스크 패턴이 노출될 때까지 상기 예비 소자 분리 물질의 일부분을 제거하거나, 돌출 패턴(114)이 노출될 때까지 상기 예비 소자 분리 물질의 일부분 및 상기 제1 마스크 패턴을 제거하여 형성할 수 있다. 상기 예비 소자 분리 물질의 일부분을 제거하기 위하여 에치백 공정, CMP 공정 또는 이들을 함께 수행할 수 있다.
상기 제1 마스크 패턴이 소자 분리층(120)의 형성 이후에 제거될 수 있으나, 이와는 달리 소자 분리층(120)의 상측 일부분을 제거하는 단계 이후에 제거될 수도 있다.
도 2b를 참조하면, 소자 분리층(120)의 일부분을 제거하여 돌출 패턴(114)의 상측 일부분이 노출되고, 하측 일부분을 덮도록 소자 분리층(120)을 형성할 수 있다. 소자 분리층(120)을 형성하기 위하여, 돌출 패턴(114)에 대하여 선택적 식각비를 가지는 식각 공정이 수행될 수 있다.
또한 전술한 바와 같이, 상기 제1 마스크 패턴은 소자 분리층(120)을 형성하는 단계에서 함께 제거될 수도 있으나, 소자 분리층(120)의 상측 일부분을 제거하는 단계에서 제거되거나, 또는 소자 분리층(120)의 상측 일부분을 제거하는 단계 이후에 제거하는 것 또한 가능하다.
다른 실시예들에 있어서, 돌출 패턴(114)의 상측 일부분이 노출되는 구조는 소자 분리층(120)의 일부분을 제거하는 대신, 돌출 패턴(114)의 상면을 시드(seed)로 하는 SEG 방법을 통하여 형성할 수도 있다.
돌출 패턴(114)에는 채널 영역 형성용 도핑이 수행될 수 있다. 예를 들어, PMOS 영역(110P)의 돌출 패턴(114)에는 채널 영역 형성용 도펀트로 인(P) 또는 비소(As)를 주입할 수 있다. NMOS 영역(110N)의 돌출 패턴(114)에는 채널 영역 형성용 도펀트로 보론(B)을 주입할 수 있다. 채널 영역 형성용 도핑은 도 2a 및 도 2b에 도시된 단계 중에 수행될 수 있다.
예시적인 실시예들에 있어서, 기판(110)의 NMOS 영역(110N)을 커버하는 제1 블로킹층(도시되지 않음)을 형성한 후, 기판(110)의 PMOS 영역(110P)의 돌출 패턴(114)에 채널 영역 형성용 도핑 단계를 수행하고, 상기 제1 블로킹층을 제거할 수 있다. 이후, 기판(110)의 PMOS 영역(110P)을 커버하는 제2 블로킹층(도시되지 않음)을 형성한 후, 기판(110)의 NMOS 영역(110N)의 돌출 패턴(114)에 채널 영역 형성용 도핑 단계를 수행하고, 상기 제2 블로킹층을 제거할 수 있다. 한편, PMOS 영역(110P) 및 NMOS 영역(110N)의 상기 도핑 순서는 달라질 수 있다.
도 2c를 참조하면, 기판(110) 상에 절연층(도시되지 않음) 및 도전층(도시되지 않음)을 순차적으로 형성한 후, 상기 도전층 상에 제1 방향(Y 방향)과 다른 제2 방향(X 방향)으로 연장하는 제1 및 제2 게이트 마스크들(146N, 146P)을 형성할 수 있다.
제1 및 제2 게이트 마스크들(146N, 146P)을 식각 마스크로 하여 상기 도전층 및 상기 절연층을 순차적으로 식각함으로써 제1 게이트 마스크(146N) 하부에 순차적으로 적층된 제1 게이트 절연막(142N) 및 제1 게이트 전극(144N)을 형성하고, 제2 게이트 마스크(146P) 하부에 순차적으로 적층된 제2 게이트 절연막(142P) 및 제2 게이트 전극(144P)을 형성할 수 있다.
이에 따라, 기판(110) 상에 순차적으로 적층된 제1 게이트 절연막(142N), 제1 게이트 전극(144N) 및 제1 게이트 마스크(146N)을 포함하는 제1 게이트 구조물(140N)과, 기판(110) 상에 순차적으로 적층된 제2 게이트 절연막(142P), 제2 게이트 전극(144P) 및 제2 게이트 마스크(146P)를 포함하는 제2 게이트 구조물(140P)이 형성될 수 있다. 제1 및 제2 게이트 전극들(144N, 144P)은 돌출 패턴(114)과 교차하도록 배치될 수 있고, 제1 및 제2 게이트 절연막들(142N, 142P)은 돌출 패턴(114)과 제1 및 제2 게이트 전극들(144N, 144P)의 사이에 개재될 수 있다.
제1 및 제2 게이트 마스크들(146N, 146P)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 제1 및 제2 게이트 마스크들(146N, 146P)은 게이트 캡핑층의 기능을 수행할 수 있다.
도 2d를 참조하면, 기판(110) 상에 제1 및 제2 게이트 구조물들(140N, 140P)을 커버하는 예비 제1 스페이서(152)를 형성할 수 있다. 예비 제1 스페이서(152)는 예를 들면, 실리콘 질화막 또는 실리콘 산질화막을 사용하여 형성될 수 있다.
예비 제1 스페이서(152)를 형성한 이후에 돌출 패턴(114) 상부에 이온 주입 공정을 수행하여, 후속 공정에서 형성될 제1 소스/드레인 영역(160N) 및 제2 소스/드레인 영역(160P)의 연장부들(도시되지 않음)에 불순물 이온들을 주입할 수 있다. 선택적으로, 상기 이온 주입 공정 이후에 열 어닐링 또는 레이저 어닐링 공정을 수행할 수 있다.
상기 이온 주입 공정은 예비 제1 스페이서(152)의 형성 이전에 돌출 패턴(114)의 직접 상부에 수행될 수도 있다.
도 2e를 참조하면, 기판(110)의 NMOS 영역(110N)을 커버하는 제1 블로킹층(210)을 형성할 수 있다. 기판(110)의 PMOS 영역(110P) 상에 노출된 예비 제1 스페이서(도 2d의 152) 상부에 이방성 식각 공정을 수행하여 돌출부(112b) 및 돌출부(112b)의 양측에 위치되는 한 쌍의 리세스(112R1)를 가지는 핀 구조물(112)을 형성할 수 있다.
도 2e에 도시된 것과 같이, 제2 게이트 구조물(140P)의 양 측에 위치한 돌출 패턴(114) 부분의 상면이 소자 분리층(120)의 상면과 실질적으로 동일한 레벨 또는 유사한 레벨 상에 위치할 때까지 식각 공정이 수행될 수 있다. 따라서, 돌출 패턴(114) 중 제2 게이트 구조물(140P) 양측의 일부분이 제거되어 한 쌍의 리세스(112R1)가 형성되며, 한 쌍의 리세스(112R1) 사이에 잔류하는 돌출 패턴(114)의 일부분은 돌출부(112b)가 될 수 있다. 핀 구조물(112)은 돌출부(112b)의 하측 및 리세스(112R1)의 저면 하측의 부분인 베이스부(112a) 및 베이스부(112a)의 상측에 배치되는 돌출부(112b)로 이루어질 수 있다. 상기 이방성 식각 공정에 의해 돌출부(112b)의 측벽 및 베이스부(112a)의 상면이 노출될 수 있다.
제2 게이트 구조물(140P) 측벽 상에 위치한 예비 제1 스페이서(152) 부분은 상기 이방성 식각 공정에서 제거되지 않고 잔류하여 제2 스페이서(152P)가 될 수 있다.
예시적인 실시예들에 있어서, 예비 제1 스페이서(152)는 제2 게이트 마스크(146P)와 식각 선택비를 갖는 물질을 사용하여 형성될 수 있고, 상기 이방성 식각 공정에서 예비 제1 스페이서(152)가 식각될 때 노출된 제2 게이트 마스크(146P) 부분은 제거되지 않을 수 있다. 돌출 패턴(114)의 상측 일부분이 제거되는 동안 제2 게이트 구조물(140P) 측벽 상에 위치한 예비 제1 스페이서(152) 부분의 상측 일부분이 함께 제거될 수 있고, 이러한 경우에 도 2e에 도시된 것과는 달리 제2 게이트 마스크(146P)의 상면보다 제2 스페이서(152P)의 상면이 약간 낮은 레벨 상에 위치하도록 형성될 수 있다.
이후, 제1 블로킹층(210)은 제거될 수 있다.
도 2f를 참조하면, 핀 구조물(112)의 노출된 표면, 즉 리세스(112R1)에 의하여 노출되는 베이스부(112a)의 상면 및 돌출부(112b)의 측면 상에 제1 스트레인 유도층(162) 및 제2 스트레인 유도층(164)을 형성하여 제2 소스/드레인 영역(160P)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 스트레인 유도층(162)은 저머늄(Ge)을 포함하는 반도체 물질을 사용하여 형성될 수 있다. 예를 들어, 제1 스트레인 유도층(162)은 언도프드 실리콘-저머늄(SiGe)일 수 있다. 제1 스트레인 유도층(162)은 예를 들면, Ge 함량이 10% 내지 80%일 수 있다. 제2 스트레인 유도층(164)은 예를 들면, 실리콘(Si)을 포함하는 언도프드 반도체 물질을 사용하여 형성될 수 있다. 제1 스트레인 유도층(162)은 예를 들면, 핀 구조물(112)을 시드로 한 SEG 방법으로 형성할 수 있다. 제2 스트레인 유도층(164)은 예를 들면, 제1 스트레인 유도층(162)을 시드로 한 SEG 방법으로 형성할 수 있다. 제1 스트레인 유도층(162) 및 제2 스트레인 유도층(164)은 인시츄(in-situ)로 함께 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스트레인 유도층(164)은 패시티드 측벽들을 포함하는 형상으로 형성될 수 있다. 예를 들어, 제2 스트레인 유도층(164)은 베이스부(112a)의 상면 상에 형성된 제1 스트레인 유도층(162) 부분으로부터 기판(110) 상면에 대하여 제2 교각(θ2)으로 기울어진 제2 측벽(FS-1P) 및 제2 측벽(FS-1P)의 최상부에 접하며 기판(110) 상면에 대하여 제3 교각(θ3)으로 기울어진 제3 측벽(FS-2P)을 포함하도록 형성될 수 있다. 제2 교각(θ2) 및 제3 교각(θ3)은 약 51 내지 59도의 범위일 수 있고, 바람직하게는 약 54 내지 57도의 범위일 수 있다.
선택적 에피택시 공정에 의해 제2 스트레인 유도층(164)을 형성할 때 실리콘 결정 구조에 따라 소정의 결정면(crystallographic plane)에 수직한 방향으로의 성장 속도는 다른 결정면에 수직한 방향으로의 성장 속도보다 빠를 수 있다. 즉, 성장 방향에 따라 제2 스트레인 유도층(164)의 성장 속도가 달라질 수 있고, 성장 속도가 느린 결정면에 평행한 방향으로 패시티드 측벽이 생성될 수 있다. 예를 들어, 기판(110)의 주면이 결정학적 {100} 면에 평행하게 배열될 때, 기판(110)의 주면에 대하여 약 55.7도의 각도로 기울어진 결정학적 {111} 면에 평행한 방향으로 패시티드 측벽이 형성될 수 있다.
리세스(112R1)에 의하여 노출되는 베이스부(112a)의 상면 및 돌출부(112b)의 측면 상에 형성된 제1 스트레인 유도층(162)을 시드층을 하여 제2 스트레인 유도층(164)을 형성할 때, 베이스부(112a)의 상면 상의 제1 스트레인 유도층(162) 부분으로부터 제2 교각(θ2)으로 기울어져 연장하는 제2 측벽(FS-1P)이 형성될 수 있다. 또한, 돌출부(112b)의 최상부 에지로부터 제3 교각(θ3)으로 기울어져 연장하는 제3 측벽(FS-2P)이 형성될 수 있다. 또한, 제2 측벽(FS-1P)과 제3 측벽(FS-2P)이 서로 접촉하는 지점에서 제2 스트레인 유도층(164)의 모서리들이 형성되어 제2 스트레인 유도층(164)의 형상이 결정될 수 있다.
예시적인 실시예들에 따르면, 도 2f에 도시된 것과 같이 제2 스트레인 유도층(164)은 Y 방향으로 절단한 단면이 오각형 형상을 가질 수 있고, 상기 오각형 형상은 제1 스트레인 유도층(162)과 접촉하는 바닥면, 두 개의 제2 측벽들(FS-1P), 및 두 개의 제3 측벽들(FS-2P)을 모서리들로 하여 정의될 수 있다. 그러나, 제2 스트레인 유도층(164)의 단면 형상이 오각형에 한정되는 것은 아니다. 예를 들어, 제2 스트레인 유도층(164)은 상기 제1 및 제2 측벽들(FS-1P, FS-2P)과는 다른 각도로 기울어지는 하나 이상의 측벽들을 더 포함하도록 형성될 수도 있다.
한편, 도 2f에 도시된 것과 같이, 제2 스트레인 유도층(164)의 최상부는 두 개의 기울어진 제2 측벽들(FS-2P)의 접촉 지점에 위치하므로, 제2 스트레인 유도층(164)의 최상면은 제1 스트레인 유도층(162)의 최상면보다 높은 레벨 상에 위치하도록 형성될 수 있다. 따라서, 제1 스트레인 유도층(162)의 최상면보다 높은 레벨 상에 위치하는 제2 스트레인 유도층(164)의 상측 일부분은 제2 스페이서(152P)의 측벽과 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 스트레인 유도층(164)의 모서리들이 두 개의 제2 측벽들(FS-1P), 및 두 개의 제3 측벽들(FS-2P)에 의해 결정되므로, 제2 스트레인 유도층(164)의 최대 폭(WM2), 최대 폭(WM2)을 갖는 지점의 높이(H2), 제2 스트레인 유도층(164)의 높이(H4) 또한 두 개의 제2 측벽들(FS-1P), 및 두 개의 제3 측벽들(FS-2P)에 의해 결정될 수 있다.
제2 소스/드레인 영역(160P) 상에는 소스/드레인 캡핑층(166)을 형성할 수 있다. 소스/드레인 캡핑층(166)은, 제2 스트레인 유도층(164)의 노출되는 표면을 커버할 수 있다. 소스/드레인 캡핑층(166)은 예를 들면, 제1 도전형을 위한 도펀트가 도핑된 실리콘 또는 언도프드 실리콘을 사용하여 형성될 수 있다.
도 2g를 참조하면, 기판(110)의 NMOS 영역(110N) 및 PMOS 영역(110P) 상에 예비 제1 스페이서(152), 제2 게이트 구조물(140P) 및 소스/드레인 캡핑층(166)을 커버하는 예비 제2 스페이서(154)가 형성될 수 있다. 예비 제2 스페이서(154)는 예를 들면, 실리콘 질화막 또는 실리콘 산질화막을 사용하여 형성될 수 있다.
예비 제2 스페이서(154)는 제2 게이트 구조물(140P)의 상면, 즉 제2 게이트 마스크(146P)의 상면을 커버하며, 제2 게이트 구조물(140P) 측벽과 예비 제2 스페이서(154) 사이에는 제2 스페이서(152P)가 개재될 수 있다.
도 2h를 참조하면, 기판(110)의 PMOS 영역(110P)을 커버하는 제2 블로킹층(212)을 형성할 수 있다. 기판(110)의 NMOS 영역(110N) 상에 노출된 예비 제2 스페이서(도 2g의 154) 상부에 이방성 식각 공정을 수행하여 NMOS 영역(110N)에 돌출부(112b) 및 돌출부(112b)의 양측에 위치되는 한 쌍의 리세스(112R2)를 가지는 핀 구조물(112)을 형성할 수 있다.
도 2h에 도시된 것과 같이, 제1 게이트 구조물(140N)의 양 측에 위치한 돌출 패턴(114) 부분의 상면이 소자 분리층(120)의 상면과 실질적으로 동일한 레벨 또는 유사한 레벨 상에 위치할 때까지 식각 공정이 수행될 수 있다.
상기 이방성 식각 공정에 의해 NMOS 영역(110N) 상의 예비 제2 스페이서(154) 부분이 제거되고, 제1 게이트 구조물(140N) 측벽 상에 위치한 예비 제2 스페이서(154) 부분만이 잔류하여 제3 스페이서(154N)가 될 수 있다. 제3 스페이서(154N)와 제1 게이트 구조물(140N) 측벽 사이에는 제1 스페이서(152N)가 개재될 수 있다. 또한, PMOS 영역(110P) 상에 위치한 예비 제2 스페이서(154) 부분은 제4 스페이서(154P)로 지칭될 수 있다.
이후, 제2 블로킹층(212)은 제거될 수 있다.
도 2i를 참조하면, NMOS 영역(110N) 상의 핀 구조물(112)의 노출된 표면, 즉 리세스(112R1)에 의하여 노출되는 베이스부(112a)의 상면 및 돌출부(112b)의 측면 상에 제1 소스/드레인 영역(160N)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)은 실리콘을 포함하는 반도체 물질을 사용하여 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역(160N)은 탄소, 인, 또는 보론을 포함하는 실리콘 물질, 또는 실리콘-저머늄 물질을 사용하여 형성될 수 있다. 제1 소스/드레인 영역(160N)은 예를 들면, 핀 구조물(112)을 시드로 한 SEG 방법으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)은 패시티드 측벽들을 포함하는 형상으로 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역(160N)은 베이스부(도 2h의 112a)의 상면으로부터 기판(110) 상면에 대하여 제1 교각(θ1)으로 기울어진 제1 측벽(FS-1N) 및 제1 측벽(FS-1N)의 최상부에 접하며 기판(110) 상면에 대하여 제4 교각(θ4)으로 기울어진 제4 측벽(FS-2N)을 포함하도록 형성될 수 있다. 제1 교각(θ1) 및 제4 교각(θ4)은 약 51 내지 59도의 범위일 수 있고, 바람직하게는 약 54 내지 57도의 범위일 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(160N)의 형성 공정에서, 리세스(112R1)에 의하여 노출되는 베이스부(112a)의 상면 및 돌출부(112b)의 측면을 시드로 하여 제1 소스/드레인 영역(160N)을 과성장시킴에 의해 제2 소스/드레인 영역(160P)의 높이(H4)보다 큰 높이(H5)를 갖는 제1 소스/드레인 영역(160N)이 형성될 수 있다. 도 2i에 도시된 것과 같이 제1 소스/드레인 영역(160N)은 오각형의 수직 방향 단면(즉, Y 방향으로 자른 단면)을 가질 수 있다. 그러나, 제1 소스/드레인 영역(160N)의 단면 형상이 오각형에 한정되는 것은 아니다. 예를 들어, 제1 소스/드레인 영역(160N)은 상기 제1 및 제4 측벽들(FS-1N, FS-2N)과는 다른 각도로 기울어지는 하나 이상의 측벽들을 더 포함하도록 형성될 수도 있다.
제1 소스/드레인 영역(160N)은 제1 측벽(FS-1N) 및 제4 측벽(FS-2N)이 접하는 지점에서 최대 폭(WM1)을 가질 수 있고, 제1 소스/드레인 영역(160N)의 최대 폭(WM1)은 제2 소스/드레인 영역(160P)의 최대 폭(WM2)보다 클 수 있다. 또한, 제1 소스/드레인 영역(160N)의 최대 폭(WM1)을 갖는 지점의 높이(H1)는 제2 소스/드레인 영역(160P)의 최대 폭(WM2)을 갖는 지점의 높이(H2)보다 클 수 있다.
한편, 도 2i에 도시된 것과 같이, 제1 소스/드레인 영역(160N)의 최상면은 돌출부(112b) 측벽의 최상부보다 높은 레벨 상에 위치하도록 형성될 수 있고 돌출부(112b) 측벽의 최상부보다 높은 레벨 상에 위치하는 제1 소스/드레인 영역(160N)의 상측 일부분은 제3 스페이서(154N)의 측벽과 접촉하도록 형성될 수 있다.
한편, NMOS 영역(110N)에서 제1 소스/드레인 영역(160N)에 의하여 한정되는 돌출부(112b) 부분 및 PMOS 영역(110P)에서 제2 소스/드레인 영역(160P), 예를 들어 제1 스트레인 유도층(162)에 의하여 한정되는 돌출부(112b) 부분은 채널 영역(CH)일 수 있다. 제1 소스/드레인 영역(160N) 및 제2 소스/드레인 영역(160P)(예를 들어, 제2 스트레인 유도층(164))은 채널 영역(CH)과 서로 다른 도전성을 가지도록 형성할 수 있다. 예를 들면, NMOS 영역(110N)에서 채널 영역(CH)이 p 타입을 갖는 반도체 물질을 사용하여 형성하는 경우, 제1 소스/드레인 영역(160N)은 n 타입을 갖는 반도체 물질을 사용하여 형성할 수 있다. 또한, PMOS 영역(110P)에서 채널 영역(CH)이 n 타입을 갖는 반도체 물질을 사용하여 형성하는 경우, 제2 소스/드레인 영역(160P)은 p 타입을 갖는 반도체 물질을 사용하여 형성할 수 있다.
도 2j를 참조하면, 제1 소스/드레인 영역(160N) 상부에 에치백 공정을 수행하여 제1 소스/드레인 영역(160N)의 상측 일부분을 제거할 수 있다. 상기 에치백 공정에 의해 제1 소스/드레인 영역(160N)은 상부에 평탄화된 제1 상면(PS1)이 형성될 수 있다. 또한, 제1 소스/드레인 영역(160N)의 제1 상면(PS1)은 제1 측벽(FS-1N)이 접하는 지점으로부터 라운드진 형상을 가질 수 있다.
제1 상면(PS1)의 최상부 및 제1 소스/드레인 영역(160N)의 바닥부 사이의 수직 방향에 따른 높이(H3)는 상기 에치백 공정 이전에 제4 측벽(FS-2N)의 최상부와 제1 소스/드레인 영역(160N)의 바닥부 사이의 높이(도 2i의 H5)보다 작을 수 있다. 한편, 상기 에치백 공정 이후에 제1 소스/드레인 영역(160N)의 높이(H3)는 제2 소스/드레인 영역(160P)의 높이(H4)보다 작거나 실질적으로 같을 수 있다. 예를 들어, 제1 소스/드레인 영역(160N)의 식각 높이는 약 2 내지 30nm의 범위일 수 있으나, 상기 식각 높이가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 상기 에치백 공정은 건식 식각 방법을 사용한 공정일 수 있다. 다른 실시예들에 있어서, 상기 에치백 공정은 제1 소스/드레인 영역(160N)의 에피택시 성장 공정에서 인시츄로 수행될 수 있다. 예를 들어, 제1 소스/드레인 영역(160N) 형성 이후에 염화수소(hydrochloride) 가스를 사용하여 인시츄로 수행될 수 있다.
한편, 제2 소스/드레인 영역(160P) 상부는 제4 스페이서(154P)로 커버되어 있으므로 상기 에치백 공정에 의해 손상되지 않을 수 있다.
도 2k를 참조하면, 기판(110)의 NMOS 영역(110N) 및 PMOS 영역(110P) 상에 층간 절연막(180)을 형성할 수 있다. 예시적인 실시예들에 있어서, 층간 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등을 사용하여 형성할 수 있다.
이후, 층간 절연막(180)을 관통하여 제1 및 제2 소스 드레인 영역들(160N, 160P)의 상면들을 노출하는 제1 콘택홀(170NH) 및 제2 콘택홀(170PH)을 형성할 수 있다.
제1 콘택홀(170NH)에 의해 노출되는 제1 소스/드레인 영역(160N)의 상면은 제1 콘택 랜딩 면(160CL-1)으로, 제2 콘택홀(170PH)에 의해 노출되는 제2 소스/드레인 영역(160P)의 상면은 제2 콘택 랜딩 면(160CL-2)으로 지칭할 수 있다. 제1 소스/드레인 영역(160N)의 최상면이 제2 소스/드레인 영역(160P)의 최상면보다 낮거나 실질적으로 같은 레벨 상에 위치하므로(즉, 제1 소스/드레인 영역(160N)의 높이(H3)가 제2 소스/드레인 영역(160P)의 높이(H4)보다 작으므로), 제1 콘택 랜딩 면(160CL-1)은 제2 콘택 랜딩 면(160CL-2)보다 높은 레벨 상에 위치할 수 있다.
도 2l을 참조하면, 층간 절연막(180) 상에 제1 및 제2 콘택홀들(도 2k의 170NH, 170PH)을 채우는 도전층(도시되지 않음)을 형성한 후, 층간 절연막(180) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 제1 및 제2 콘택홀들(170NH, 170PH) 내에 제1 및 제2 콘택 플러그들(170N, 170P)을 형성할 수 있다.
도시되지는 않았지만, 제1 및 제2 콘택 플러그들(170N, 170P)은 금속, 금속 질화물, 또는 금속 실리사이드 중 하나 또는 그 이상의 물질들의 조합을 사용하여 형성될 수 있다. 예를 들어, 제1 및 제2 콘택 플러그들(170N, 170P)은 제1 소스/드레인 영역들(160N, 160P) 상에 순차적으로 적층된 금속 실리사이드층 및 금속층의 다층 구조로 형성될 수 있다.
전술한 공정을 수행하여 반도체 장치(100)가 완성된다.
상기 반도체 장치(100)는 제1 소스/드레인 영역(160N)과 제1 콘택 플러그(170N) 사이의 저항과, 제2 소스/드레인 영역(160P)과 제2 콘택 플러그(170P) 사이의 저항이 동시에 감소될 수 있다.
NMOS 트랜지스터(100N)는 제1 소스/드레인 영역(160N)의 부피가 클수록 제1 소스/드레인 영역(160N)의 저항이 감소될 수 있고, PMOS 트랜지스터(100P)는 실리콘-저머늄을 사용한 제2 스트레인 유도층(164)에 의해 제2 소스/드레인 영역(160P)의 저항이 감소될 수 있다. 그러나, 제1 소스/드레인 영역(160N)을 과성장시켜 제1 소스/드레인 영역(160N)의 부피를 증가시키는 경우에, 콘택홀들의 식각 공정에서 제1 및 제2 소스/드레인 영역들(160N, 160P)의 콘택 랜딩 면들(160CL-1, 160CL-2)의 위치 차이가 발생할 수 있다. 특히, 저머늄을 포함한 제2 소스/드레인 영역(160P)의 식각 속도가 빨라 상기 콘택 랜딩 면들(160CL-1, 160CL-2)의 위치 차이는 더욱 심화될 수 있고, 즉, 제2 소스/드레인 영역(160P) 상부가 과도하게 식각될 수 있다. 이러한 경우에 실리콘-저머늄을 사용한 제2 스트레인 유도층(164)에 의해 발생하는 스트레인이 제거될 수 있고, 따라서 제2 소스/드레인 영역(160P)의 저항이 증가할 수 있다.
그러나, 상기 반도체 장치(100)의 제조 방법에 따르면, 제1 소스/드레인 영역(160N) 상부에 에치백 공정을 수행하여, 제1 소스/드레인 영역(160N)의 상면이 제2 소스/드레인 영역(160P)의 상면보다 낮은 레벨 상에 위치할 수 있고, 이에 따라 제1 콘택 랜딩 면(160CL-1)이 제2 콘택 랜딩 면(160CL-2)보다 낮은 레벨 상에 위치할 수 있다. 따라서, 제1 소스/드레인 영역(160N)은 제1 콘택 플러그(170N)와 충분한 접촉 면적을 확보할 수 있어 제1 소스/드레인 영역(160N)은 낮은 저항을 가질 수 있다. 또한, 제2 소스/드레인 영역(160P)은 전술한 과도한 식각을 방지할 수 있고, 제2 소스/드레인 영역(160P)의 부피 감소로 인한 스트레인 제거를 방지할 수 있다. 따라서, 제2 소스/드레인 영역(160P) 또한 낮은 저항을 가질 수 있다.
도 3a는 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 사시도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 단면도이다. 도 3b에는 도 3a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들이 도시된다.
상기 반도체 장치(100a)는 캡핑층들(190N, 190P)을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 소스/드레인 영역(160N)의 측벽 상에는 제1 캡핑층(190N)이 형성되고, 제2 소스/드레인 영역(160P)의 측벽 상에는 제2 캡핑층(190P)이 형성될 수 있다. 제1 캡핑층(190N)은 제1 소스/드레인 영역(160N)의 제1 측벽(FS-1N)을 둘러싸도록 형성되며, 제1 캡핑층(190N)은 제1 소스/드레인 영역(160N)의 제1 상면(PS1) 상에는 형성되지 않을 수 있다. 제2 캡핑층(190P)은 제4 스페이서(154P) 상면 전체 상에 형성될 수 있고, 제2 캡핑층(190P)은 제2 콘택 플러그(170P)의 일부분과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 캡핑층들(190N, 190P)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등의 절연 물질을 포함할 수 있다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 4a 내지 도 4d를 참조로 설명하는 상기 제조 방법은 도 3a 및 도 3b를 참조로 설명한 반도체 장치(100a)의 제조 방법일 수 있다. 도 4a 내지 도 4d에서는 공정 단계들을 수행하는 과정에서 도 3a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들을 도시하였다.
우선, 도 2a 내지 도 2i를 참조로 설명한 공정들을 수행하여, 도 2i에 도시된 것과 같은 중간 구조물을 형성한다.
도 4a를 참조하면, 제1 및 제2 게이트 구조물들(140N, 140P) 및 제1 및 제2 소스/드레인 영역들(160N, 160P)을 커버하는 예비 캡핑층(190)을 형성할 수 있다. 예비 캡핑층(190)은 제1 소스/드레인 영역(160N)의 제1 및 제4 측벽들(FS-1N, FS-2N) 상에 소정의 두께로 형성될 수 있다. 예비 캡핑층(190)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등의 절연 물질을 사용하여 형성될 수 있다.
도 4b를 참조하면, 기판(110)의 PMOS 영역(110P) 상에 제2 게이트 구조물(140P) 및 제2 소스/드레인 영역(160P)을 커버하는 제3 블로킹층(214)을 형성할 수 있다.
이후, 기판(110)의 NMOS 영역(110N) 상에 에치백 공정을 수행하여 제1 소스/드레인 영역(160N)의 상측 일부분을 제거할 수 있다. 이때, 제1 소스/드레인 영역(160N) 상에 위치한 예비 캡핑층(도 4a의 190) 부분도 제거될 수 있다.
상기 에치백 공정 이후에 제1 소스/드레인 영역(160N)의 측벽 상에 잔류하는 예비 캡핑층(190) 부분은 제1 캡핑층(190N)이 될 수 있고, 제2 소스/드레인 영역(160P) 상부의 예비 캡핑층(190) 부분은 제2 캡핑층(190P)이 될 수 있다. 제2 캡핑층(190P)과 제2 소스/드레인 영역(160P) 사이에는 제4 스페이서(154P)이 개재될 수 있다.
도 4c를 참조하면, 제1 소스/드레인 영역(160N) 상부에 이온 주입 공정(S1)을 수행할 수 있다. 상기 이온 주입 공정(S1)은 n형 도펀트 이온들을 주입하기 위한 공정일 수 있다.
이와는 달리, 상기 에치백 공정을 수행하기 전에 이온 주입 공정을 수행할 수도 있다. 이러한 경우에, 제1 소스/드레인 영역(160N) 상부가 예비 캡핑층(도 4a의 190)에 의해 커버된 상태로 상기 이온 주입 공정이 수행될 수 있고, 제1 소스/드레인 영역(160N) 내에 주입되는 도펀트 이온들의 프로파일을 조절할 수 있다.
도 4d를 참조하면, NMOS 영역(110N)의 제1 게이트 구조물(140N), 제1 소스/드레인 영역(160N) 및 제1 캡핑층(190N)의 측벽 상에, 그리고 PMOS 영역(110P)의 제2 캡핑층(190P) 상부에 층간 절연막(180)을 형성할 수 있다.
이후, 도 2k 및 도 2l을 참조로 설명한 공정들을 수행하여 상기 반도체 장치(100a)가 완성된다.
도 5a는 예시적인 실시예들에 따른 반도체 장치(100b)를 나타내는 사시도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치(100b)를 나타내는 단면도이다. 도 5b 에는 도 5a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들이 도시된다.
상기 반도체 장치(100b)는 게이트 구조물들(140N-a, 140P-a)을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 게이트 구조물(140N-a)은 제1 게이트 전극(144N-a) 및 제1 게이트 전극(144N-a)의 바닥면 및 측벽 상에 배치되는 제1 게이트 절연막(142N-a)을 포함할 수 있다. 제1 스페이서(152N)는 제1 게이트 구조물(140N-a)의 측벽 상에 형성되며, 제3 스페이서(154N)는 제1 게이트 구조물(140N-a)과의 사이에 제1 스페이서(152N)가 개재되도록 제1 게이트 구조물(140N-a) 측벽 상에 배치될 수 있다.
제2 게이트 구조물(140P-a)은 제2 게이트 전극(144P-a) 및 제2 게이트 전극(144P-a)의 바닥면 및 측벽 상에 배치되는 제2 게이트 절연막(142P-a)을 포함할 수 있다. 제2 스페이서(152P)는 제2 게이트 구조물(140P-a)의 측벽 상에 형성되며, 제4 스페이서(154P)는 제2 게이트 구조물(140P-a)과의 사이에 제2 스페이서(152P)가 개재되도록 제2 게이트 구조물(140P-a)의 측벽 일부분 상에 형성될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 6a 내지 도 6c를 참조로 설명하는 상기 제조 방법은 도 5a 및 도 5b를 참조로 설명한 반도체 장치(100b)의 제조 방법일 수 있다. 도 6a 내지 도 6c에서는 공정 단계들을 수행하는 과정에서 도 5a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들을 도시하였다.
우선, 도 2a 내지 도 2j를 참조로 설명한 공정들을 수행하여, 도 2j에 도시된 것과 같은 중간 구조물을 형성한다.
도 6a를 참조하면, 기판(110)의 NMOS 영역(110N) 및 PMOS 영역(110P) 상에 제1 및 제2 게이트 구조물들(140N, 140P) 및 제1 및 제2 소스/드레인 영역들(160N, 160P)을 커버하는 절연층(도시되지 않음)을 형성한 후, 제1 및 제2 게이트 구조물들(140N, 140P)의 상면들이 노출될 때까지 상기 절연층 상부를 평탄화하여 제4 블로킹층(218)을 형성할 수 있다. 이때, 기판(110)의 NMOS 영역(110N)에는 제1 게이트 구조물(140N) 상부를 커버하는 제1 스페이서(152N)의 상면이 노출될 수 있고, 기판(110)의 PMOS 영역(110P)에는 제2 게이트 구조물(140P) 상부를 커버하는 제4 스페이서(154P)의 상면이 노출될 수 있다.
도 6b를 참조하면, 제1 게이트 마스크(146N) 및 제2 게이트 마스크(146P) 상면들이 노출될 때까지 제4 블로킹층(218)의 상부를 소정의 높이만큼 평탄화할 수 있다. 이에 따라, 제1 게이트 구조물(140N)과 제4 블로킹층(218) 사이에 제1 및 제3 스페이서들(152N, 154N)이 개재되고, 제2 게이트 구조물(140P)과 제4 블로킹층(218) 사이에 제2 및 제4 스페이서들(152P, 154P)이 개재될 수 있다.
이후, 제1 게이트 구조물(140N) 및 제2 게이트 구조물(140P)을 제거하여, 제1 스페이서(152N) 및 채널 영역(CH)에 의해 한정되는 제1 게이트 홀(140NH) 및 제2 스페이서(152P) 및 채널 영역(CH)에 의해 한정되는 제2 게이트 홀(140PH)을 형성할 수 있다.
도 6c를 참조하면, 제1 게이트 홀(140NH) 및 제2 게이트 홀(140PH) 내벽 상에 컨포말하게 제3 게이트 절연막(142N-a) 및 제4 게이트 절연막(142P-a)을 형성할 수 있다. 제3 게이트 절연막(142N-a) 및 제4 게이트 절연막(142P-a) 상에 제1 게이트 홀(140NH) 및 제2 게이트 홀(140PH) 내벽을 각각 채우는 제3 게이트 전극(144N-a) 및 제4 게이트 전극(144P-a)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 게이트 절연막들(142N-a, 142P-a)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전체 물질로 형성할 수 있다. 예를 들면, 제3 및 제4 게이트 절연막들(142N-a, 142P-a)은 HfO2, ZrO2, 또는 Ta2O5를 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 게이트 전극들(144N-a, 144P-a)은 적어도 하나의 금속층을 포함할 수 있다. 예를 들어, 제3 및 제4 게이트 전극들(144N-a, 144P-a)은 2개 이상의 금속층의 적층 구조로 이루어질 수 있고, 예를 들어 TiN, TaN, TiC, TaC, W 또는 Al 또는 이들의 적층 구조를 가지도록 형성할 수 있다. 제3 및 제4 게이트 전극들(144N-a, 144P-a)은 예를 들면, 제1 및 제3 스페이서들(152N, 154N)과 제2 및 제4 스페이서들(152P, 154P)을 몰드(mold)로 하는 다마신 공정에 의하여 형성할 수 있다.
제3 및 제4 게이트 구조물들(140N-a, 140P-a)을 먼저 형성한 후에, 소스/드레인 영역들(160N, 160P)을 형성할 수도 있고, 소스/드레인 영역(160N, 160P)을 먼저 형성한 후, 제3 및 제4 게이트 구조물들(140N-a, 140P-a)을 형성할 수도 있다.
도 7a는 예시적인 실시예들에 따른 반도체 장치(100c)를 나타내는 사시도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치(100c)를 나타내는 단면도이다. 도 7b 에는 도 7a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들이 도시된다.
도 7c는 예시적인 실시예들에 따른 반도체 장치(100c)를 나타내는 단면도이다. 특히, 도 7c는 도 7a의 B-B' 및 C-C'를 따라 절단한 확대 단면도이다.
상기 반도체 장치(100c)는 제1 소스/드레인 영역(160N-a)의 형상을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 소스/드레인 영역(160N-a)은 베이스부(112a)의 상면으로부터 기판(110) 상면에 대하여 제1 교각(θ1)으로 기울어진 제1 측벽(FS-1N), 제1 측벽(FS-1N)의 최상부에 접하며 기판(110) 상면에 대하여 제4 교각(θ4)으로 기울어진 제4 측벽(FS-2N) 및 제4 측벽(FS-2N)의 최상부에 접하며 기판(110) 상면에 대하여 실질적으로 평행한 방향으로 연장하는 제2 상면(PS2)을 포함하도록 형성될 수 있다.
두 개의 제4 측벽들(FS-2N)은 서로 접하지 않으며, 제2 상면(PS2)이 두 개의 제4 측벽들(FS-2N) 사이에서 두 개의 제4 측벽들(FS-2N)과 접할 수 있다. 제2 상면(PS2)은 실질적으로 전체 면적에서 평탄하게 연장될 수 있다. 제4 측벽(FS-2N)과 제2 상면(PS2)이 접하는 지점에서 제2 상면(PS2) 부분은 라운드진 형상을 가질 수도 있다.
예시적인 실시예들에 있어서, 도 2i에 도시된 것과 같이 서로 접촉하여 에지를 형성하는 두 개의 제4 측벽들(FS-2N)을 포함하는 제1 소스/드레인 영역(도 2i의 160N) 상측 일부분을 이방성 식각함으로써 제1 소스/드레인 영역(160N-a)의 제2 상면(PS2)이 형성될 수 있다. 다른 실시예들에 있어서, 제1 소스/드레인 영역(160N-a)의 성장 공정에서 실리콘 결정면에 따른 성장 속도를 조절하도록 첨가제(additive)를 사용함에 의해 제1 소스/드레인 영역(160N-a)의 제2 상면(PS2)이 형성될 수도 있다. 다른 실시예들에 있어서, 제1 소스/드레인 영역(160N-a)의 성장 공정에서 실리콘 결정면에 따른 성장 속도를 조절하도록 소스 가스의 종류, 소스 가스의 유량, 챔버 온도, 챔버 압력 등을 조절함에 의해 제1 소스/드레인 영역(160N-a)의 제2 상면(PS2)이 형성될 수도 있다.
제1 소스/드레인 영역(160N-a)의 높이(H6), 즉 제1 소스/드레인 영역(160N-a)의 바닥면으로부터 제2 상면(PS2)까지의 수직 거리는 제2 소스/드레인 영역(160P)의 높이(H4)보다 작거나 실질적으로 같을 수 있다.
도 8a는 예시적인 실시예들에 따른 반도체 장치(100d)를 나타내는 사시도이다.
도 8b는 예시적인 실시예들에 따른 반도체 장치(100d)를 나타내는 단면도이다. 도 7b 에는 도 7a의 A-A', B-B', C-C' 및 D-D'를 따라서 절단한 단면들이 도시된다.
상기 반도체 장치(100d)는 복수의 핀 구조물(112)을 갖는 것을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(110)에는 한 쌍의 채널 영역(CH) 및 한 쌍의 채널 영역(CH)의 사이에 위치되는 리세스(112R1)를 가지는 핀 구조물(112)이 형성될 수 있다.
한 쌍의 제1 게이트 구조물(140N)은 한 쌍의 채널 영역(CH) 상에 각각 제공되며, 핀 구조물(112)와 교차하여 연장되는 제1 게이트 전극(144N) 및 채널 영역(CH)과 제1 게이트 전극(144N) 사이에 배치되는 제1 게이트 절연막(142N)을 포함할 수 있다. 제1 소스/드레인 영역(160N)은 한 쌍의 채널 영역(CH)의 서로 마주보는 측면 사이에서 리세스(112R1)의 저면 상에 형성될 수 있다. 한 쌍의 제1 게이트 구조물(140N)의 상면 및 측벽 상에는 한 쌍의 제1 스페이서(152N)가 형성되며, 한 쌍의 제1 스페이서(152N)의 측벽 상에는 한 쌍의 제3 스페이서(154N)가 형성될 수 있다.
한 쌍의 제2 게이트 구조물(140P)은 한 쌍의 채널 영역(CH) 상에 각각 제공되며, 핀 구조물(112)와 교차하여 연장되는 제2 게이트 전극(144P) 및 채널 영역(CH)과 제2 게이트 전극(144P) 사이에 배치되는 제2 게이트 절연막(142P)을 포함할 수 있다. 제2 소스/드레인 영역(160P)은 한 쌍의 채널 영역(CH)의 서로 마주보는 측면 사이에서 리세스(112R1) 저면 상에 형성될 수 있다. 한 쌍의 제2 게이트 구조물(140P)의 상면 및 측벽 상에는 한 쌍의 제2 스페이서(152P)가 형성되며, 한 쌍의 제2 스페이서(152P)의 측벽 상에는 한 쌍의 제4 스페이서(154P)가 형성될 수 있다. 한 쌍의 제4 스페이서(154P)는 한 쌍의 제2 게이트 구조물(140P)의 측벽으로부터, 한 쌍의 제2 게이트 구조물(140P) 사이에 위치한 제2 소스/드레인 영역(160P) 상부로 연장할 수 있고, 제2 소스/드레인 영역(160P) 상면 전체를 커버할 수 있다.
도 9는 예시적인 실시예들에 따른 CMOS 인버터의 회로도이다.
도 9를 참조하면, CMOS 인버터(900)는 CMOS 트랜지스터(910)를 포함한다. CMOS 트랜지스터(910)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(920) 및 NMOS 트랜지스터(930)로 이루어진다. CMOS 트랜지스터(910)는 도 1a 내지 도 8b를 참조하여 설명한 반도체 장치(100, 100a, 100b, 100c, 100d) 중 적어도 하나를 포함한다.
도 10은 예시적인 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 10을 참조하면, CMOS NAND 회로(1000)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 한 쌍의 CMOS 트랜지스터를 구성하는 적어도 하나의 트랜지스터는 도 1a 내지 도 8b를 참조하여 설명한 반도체 장치(100, 100a, 100b, 100c, 100d) 중 적어도 하나를 포함한다.
도 11은 예시적인 실시예들에 따른 반도체 장치로 구현한 SoC의 구성을 개략적으로 나타내는 도면이다.
도 11을 참조하면, SoC(System on Chip, 1100)는 중앙 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 중앙 처리 유닛(1110)은 SoC(1100)의 동작을 제어할 수 있다. 중앙 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 중앙 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 유닛(1110)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 시스템 온 칩(SoC)에 요구되는 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 SoC에 요구되는 다양한 기능들을 수행할 수 있다. 예를 들어, SoC(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
SoC(1100)는 도 1a 내지 도 8b를 참조하여 설명한 반도체 장치(100, 100a, 100b, 100c, 100d) 중 적어도 하나를 포함한다.
도 12는 예시적인 실시예들에 따른 반도체 장치로 구현한 SoC를 포함하는 전자 시스템을 나타내는 도면이다.
도 12를 참조하면, 전자 시스템(1200)은 시스템 온 칩(SoC, 1410)이 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다. 시스템 온 칩(1210)은 도 1a 내지 도 8b를 참조하여 설명한 반도체 장치(100, 100a, 100b, 100c, 100d) 중 적어도 하나를 포함한다.
도 13은 예시적인 실시예들에 따른 반도체 장치가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 13은 도 12의 전자 시스템(1200)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 도 1a 내지 도 8b를 참조하여 설명한 반도체 장치(100, 100a, 100b, 100c, 100d) 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판 112: 핀 구조물
114: 돌출 패턴 120: 소자 분리층
140N, 140P: 제1 및 제2 게이트 구조물들
152N, 154N: 제1 및 제3 스페이서들
152P, 154P: 제2 및 제4 스페이서들
160N, 160P: 제1 및 제2 소스/드레인 영역들
162, 164: 제1 및 제2 스트레인 유도층들
166: 소스/드레인 캡핑층
170N, 170P: 제1 및 제2 콘택 플러그들
190N, 190P: 제1 및 제2 캡핑층들

Claims (20)

  1. 제1 돌출 패턴 및 제2 돌출 패턴을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제1 돌출 패턴과 교차하며 상기 기판의 상면에 평행한 제1 방향을 따라 연장하며, 상기 제1 돌출 패턴의 측벽에 수평하게 인접한 일부분들을 포함하는, 제1 게이트 구조물;
    상기 기판 상에 배치되고, 상기 제2 돌출 패턴과 교차하며 상기 제1 방향을 따라 연장하며, 상기 제2 돌출 패턴의 측벽에 수평하게 인접한 일부분들을 포함하는, 제2 게이트 구조물;
    상기 제1 및 제2 게이트 구조물들의 양측 상에 각각 형성되는 제1 및 제2 소스/드레인 영역들; 및
    상기 제1 및 제2 소스/드레인 영역들 상부에 각각 형성되는 제1 및 제2 콘택 플러그들;을 포함하고,
    상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 비대칭 형상을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 콘택 플러그의 바닥면이 상기 제2 콘택 플러그의 바닥면보다 낮거나 동일한 레벨 상에 위치하고,
    상기 제1 소스/드레인 영역 아래에 배치되는 상기 제1 돌출 패턴의 상면이 상기 제2 소스/드레인 영역 아래에 배치되는 상기 제2 돌출 패턴의 상면과 동일한 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 콘택 플러그와의 제1 접촉 면적을 가지며,
    상기 제2 소스/드레인 영역은 상기 제2 콘택 플러그와의 제2 접촉 면적을 가지며,
    상기 제2 접촉 면적이 상기 제1 접촉 면적보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 콘택 플러그와 접촉하는 제1 콘택 랜딩 면(contact landing surface)을 가지며,
    상기 제2 소스/드레인 영역은 상기 제2 콘택 플러그와 접촉하는 제2 콘택 랜딩 면을 가지며,
    상기 제2 콘택 랜딩 면이 상기 제1 콘택 랜딩 면보다 높거나 동일한 레벨 상에 위치하고,
    상기 제1 소스/드레인 영역 아래에 배치되는 상기 제1 돌출 패턴의 상면이 상기 제2 소스/드레인 영역 아래에 배치되는 상기 제2 돌출 패턴의 상면과 동일한 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 방향을 따라 제1 최대 폭을 가지며,
    상기 제2 소스/드레인 영역은 상기 제1 방향을 따라 제2 최대 폭을 가지며,
    상기 제2 최대폭이 상기 제1 최대폭보다 작은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제1 최대 폭을 갖는 제1 높이를 가지며,
    상기 제2 소스/드레인 영역은 상기 제2 최대 폭을 갖는 제2 높이를 가지며,
    상기 제2 높이가 상기 제1 높이보다 작은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 상기 기판의 상면에 수직한 제2 방향을 따라 제3 높이를 가지며,
    상기 제2 소스/드레인 영역은 상기 제2 방향을 따라 제4 높이를 가지며,
    상기 제4 높이가 상기 제3 높이보다 큰 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상부(top portion)는 상기 기판의 상면에 평행한 방향으로 평탄하게 연장하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 소스/드레인 영역의 상부(top portion)는 패시티드 측벽(faceted sidewall)을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 패시티드 측벽은 상기 기판의 상면에 대하여 51도 내지 59도의 교각을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 게이트 구조물의 측벽 및 상면 상에 형성되는 제1 스페이서; 및
    상기 제2 게이트 구조물의 측벽 상에 형성되는 제2 스페이서;를 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 게이트 구조물과의 사이에 상기 제1 스페이서가 개재되도록 상기 제1 게이트 구조물의 측벽 상에 형성되는 제3 스페이서; 및
    상기 제2 게이트 구조물과의 사이에 상기 제2 스페이서가 개재되도록 상기 제1 게이트 구조물의 상면과 측벽 상에 형성되는 제4 스페이서;를 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 소스/드레인 영역의 상면의 적어도 일부분은 상기 제4 스페이서에 의해 커버되는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 소스/드레인 영역의 상면이 상기 제3 스페이서에 의해 커버되지 않는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1 게이트 구조물과 상기 제1 소스/드레인 영역 사이에 상기 제1 스페이서 및 상기 제3 스페이서가 개재되며,
    상기 제2 게이트 구조물과 상기 제2 소스/드레인 영역 사이에 상기 제2 스페이서가 개재되고 상기 제2 게이트 구조물과 상기 제2 소스/드레인 영역 사이에 상기 제4 스페이서가 개재되지 않는 것을 특징으로 하는 반도체 장치.
  16. 제1 돌출 패턴 및 제2 돌출 패턴을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제1 돌출 패턴과 교차하며 상기 기판의 상면에 평행한 제1 방향을 따라 연장하며, 상기 제1 돌출 패턴의 측벽에 수평하게 인접한 일부분들을 포함하는, 제1 게이트 구조물;
    상기 기판 상에 배치되고, 상기 제2 돌출 패턴과 교차하며 상기 제1 방향을 따라 연장하며, 상기 제2 돌출 패턴의 측벽에 수평하게 인접한 일부분들을 포함하는, 제2 게이트 구조물;
    상기 제1 게이트 구조물의 양측 상에 형성되는 제1 소스/드레인 영역; 및
    상기 제2 게이트 구조물의 양측 상에 형성되는 제2 소스/드레인 영역으로서,
    상기 제2 돌출 패턴과 접촉하는 제1 스트레인 유도층과,
    상기 제1 스트레인 유도층 상에 배치되는 제2 스트레인 유도층을 포함하는, 제2 소스/드레인 영역;
    상기 제2 소스/드레인 영역 상에 배치되는 제2 소스/드레인 캡층;
    상기 제1 소스/드레인 영역 상부에 형성되는 제1 콘택 플러그; 및
    상기 제2 소스/드레인 영역 상부에 형성되고, 상기 제2 스트레인 유도층과 접촉하며, 상기 제1 콘택 플러그와 비대칭 형상을 갖는 제2 콘택 플러그를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 스트레인 유도층은 제1 저머늄 함량을 갖는 실리콘 저머늄을 포함하고,
    상기 제2 스트레인 유도층은 상기 제1 저머늄 함량과 다른 제2 저머늄 함량을 갖는 실리콘 저머늄을 포함하고,
    상기 제2 소스/드레인 캡층은 도핑된 실리콘 또는 도핑되지 않은 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 저머늄 함량이 상기 제1 저머늄 함량보다 더 큰 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 제2 스트레인 유도층은 패시티드 측벽들을 가지며,
    상기 측벽들은 상기 기판의 상기 상면에 대하여 제1 경사각으로 기울어진 하부 측벽과, 상기 기판의 상기 상면에 대하여 제2 경사각으로 기울어진 상부 측벽을 포함하고,
    상기 상부 측벽과 상기 하부 측벽이 만나는(meet) 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 경사각은 51도 내지 59도이고,
    상기 제2 경사각은 51도 내지 59도인 것을 특징으로 하는 반도체 장치.
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