KR102557123B1 - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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Abstract

반도체 소자는 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들이 구비된다. 상기 게이트 구조물들 사이의 상기 액티브 핀 내의 제1 소스/드레인의 표면과 접촉하는 제1 하부 콘택 및 상기 제1 하부 콘택의 상부면과 접촉하는 제1 상부 콘택을 포함하는 제1 콘택 구조물이 구비된다. 상기 게이트 구조물들 중 제1 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제1 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하는 제2 하부 콘택 및 상기 제2 하부 콘택의 상부면과 접촉하는 제2 상부 콘택을 포함하는 제2 콘택 구조물이 구비된다. 일부의 상기 게이트 구조물들 중 제2 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제2 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하면서 동시에 상기 제2 게이트 구조물의 일 측과 인접하는 상기 액티브 핀 내의 제2 소스/드레인의 표면과 접촉하는 제3 하부 콘택 및 상기 제3 하부 콘택의 상부면과 접촉하는 제3 상부 콘택을 포함하는 제3 콘택 구조물이 구비된다.

Description

반도체 소자 및 그 제조 방법. {A semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 트랜지스터를 포함할 수 있다. 상기 트랜지스터의 게이트 및/또는 불순물 영역들과 접하는 콘택 구조물이 구비될 수 있다.
본 발명의 과제는 콘택 구조물을 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀이 구비된다. 상기 액티브 핀 표면 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들이 구비된다. 상기 게이트 구조물들 사이의 상기 액티브 핀 내의 제1 소스/드레인의 표면과 접촉하는 제1 하부 콘택 및 상기 제1 하부 콘택의 상부면과 접촉하는 제1 상부 콘택을 포함하는 제1 콘택 구조물이 구비된다. 상기 게이트 구조물들 중 제1 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제1 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하는 제2 하부 콘택 및 상기 제2 하부 콘택의 상부면과 접촉하는 제2 상부 콘택을 포함하는 제2 콘택 구조물이 구비된다. 또한, 상기 게이트 구조물들 중 제2 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제2 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하면서 동시에 상기 제2 게이트 구조물의 일 측과 인접하는 액티브 핀 내의 제2 소스/드레인의 표면과 접촉하는 제3 하부 콘택 및 상기 제3 하부 콘택의 상부면과 접촉하는 제3 상부 콘택을 포함하는 제3 콘택 구조물이 구비된다. 상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀이 구비된다. 상기 액티브 핀 표면 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들이 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일부 실시예에 따른 반도체 소자는, 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀이 구비된다. 상기 액티브 핀 표면 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들이 구비된다. 상기 게이트 구조물들 사이의 액티브 핀에 에피택셜 구조물들이 구비된다. 상기 에피택셜 구조물들 중 제1 에피택셜 구조의 일부 표면과 접촉하는 제1 하부 콘택 및 상기 제1 하부 콘택의 상부면과 접촉하는 제1 상부 콘택을 포함하는 제1 콘택 구조물이 구비된다. 상기 게이트 구조물들 중 제1 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제1 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하는 제2 하부 콘택 및 상기 제2 하부 콘택의 상부면과 접촉하는 제2 상부 콘택을 포함하는 제2 콘택 구조물이 구비된다. 그리고, 상기 게이트 구조물들 중 제2 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제2 게이트 구조물의 게이트 전극의 상부면과 접촉하면서 동시에 상기 제2 게이트 구조물의 일 측과 인접하는 에피택셜 구조물들 중 제2 에피택셜 구조의 표면과 접촉하는 제3 하부 콘택 및 상기 제3 하부 콘택의 상부면과 접촉하는 제3 상부 콘택을 포함하는 제3 콘택 구조물을 포함한다.
예시적인 실시예들에 따른 반도체 소자에서, 상기 제1 내지 제3 콘택 구조물들은 각각 하부 콘택 및 상기 하부 콘택 상에 상부 콘택이 적층되는 구조를 가질 수 있다. 따라서, 상기 제1 내지 제3 콘택 구조물의 상, 하부 구조가 독립적인 형상을 가질 수 있으며, 상기 제1 내지 제3 콘택 구조물들 사이의 기생 커패시턴스를 감소시킬 수 있다. 또한, 상기 제1 내지 제3 콘택 구조물들을 형성하는 공정에서 미스얼라인 마진이 증가될 수 있고, 이에 따라 상기 제1 내지 제3 콘택 구조물들이 서로 쇼트되는 것이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2A는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2B는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 3 내지 도 16은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 18 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 2A는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 2B는 예시적인 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 1은 도 2A 또는 도 2B의 I-I'선을 따라 절단한 단면도를 각각 나타낸다. 도 2A 및 도 2B에서는 일부 요소의 도시가 생략되어 있다. 예를들어, 도 2A 및 도 2B에서는 스페이서 및 층간 절연막의 도시가 생략되어 있다. 도 2A는 액티브 핀의 수 및 콘택 구조물들의 평면 형상을 제외하고는 도 2B와 실질적으로 동일하다.
도 1, 도 2A 및 도 2B를 참조하면, 상기 반도체 소자는 기판(100) 표면 상으로 돌출되는 액티브 핀(104)과, 상기 액티브 핀(104) 상에 구비되는 게이트 구조물들(146), 제1 콘택 구조물(190), 제2 콘택 구조물(192) 및 제3 콘택 구조물(194)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(106), 스페이서(118), 라이너(130), 에피택셜 구조물(122), 제1 및 제2 층간 절연막들(132, 174) 등을 더 포함할 수 있다.
상기 기판(100)은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(100)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
상기 액티브 핀(104)은 제1 방향으로 연장되는 형상의 제1 패턴과, 상기 제1 패턴으로부터 기판(100) 상부로 돌출되는 제2 패턴을 포함할 수 있다. 상기 액티브 핀(104)은 상기 기판(100)의 일부분을 식각하여 형성할 수 있으므로, 상기 기판(100)과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 도 2B에 도시된 것과 같이, 상기 액티브 핀(104)은 복수개가 구비되어 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다. 상기 액티브 핀(104)내에 리세스(120)가 형성되어 있다. 상기 리세스(120)는 복수로 제1 방향으로 배열될 수 있다.
상기 소자 분리막(106)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물들(146)은 상기 액티브 핀(104)의 표면을 덮으면서 상기 제2 방향으로 연장될 수 있다. 상기 액티브 핀(104) 상에 상기 게이트 구조물들(146)이 상기 제1 방향으로 복수 개가 형성될 수 있다.
상기 게이트 구조물(146)은 상기 액티브 핀(104) 및 소자 분리막(106) 상에 순차적으로 적층된 게이트 절연막(140), 게이트 전극(142) 및 캡핑 패턴(144)을 포함할 수 있다.
상기 게이트 절연막(140)은 예를 들어, 실리콘 산화물을 포함하거나 또는 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막(140)은 실리콘 산화막 및 금속 산화막이 적층되는 형상을 가질 수 있다. 상기 게이트 절연막(140)은 상기 게이트 전극(142)의 측벽 및 저면을 덮을 수 있다.
상기 게이트 전극(142)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 다른 예로, 상기 게이트 전극(142)은 폴리실리콘을 포함할 수 있다.
상기 캡핑 패턴(144)은 실리콘 산화물과 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 상기 캡핑 패턴(144)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서(118)는 게이트 구조물(146)의 측벽 상에 구비될 수 있다. 상기 스페이서는(118), 예를들어 실리콘 질화물, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 라이너(130)는 상기 스페이서(118)의 측벽 및 에피택셜 구조물(122) 표면을 따라 구비될 수 있다. 상기 라이너(130), 예를들어 실리콘 질화물, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 상기 라이너(130)는 상기 스페이서(118)와 실질적으로 동일한 물질로 형성할 수 있다.
상기 에피택셜 구조물(122)은 상기 리세스(120) 내부에 구비될 수 있다. 상기 제2 방향으로 배치된 각 액티브 핀들(104)에 포함되는 리세스들(120)은 제2 방향으로 일렬로 배치될 수 있다. 상기 리세스들(120) 내에 배치되는 에피택셜 구조물들(122)은 서로 접촉되어 상기 제2 방향으로 연결된 하나의 구조물로 제공될 수 있다. 즉, 상기 리세스(120) 내부에는 에피택셜 구조물(122)이 형성될 수 있다.
상기 에피택셜 구조물(122)은 핀 펫의 소스/드레인으로 제공될 수 있다. 따라서, 상기 에피택셜 구조물(122)에는 불순물이 도핑되어 있을 수 있다.
상기 에피택셜 구조물(122)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 핀 펫이 N형일 경우 상기 에피택셜 구조물(122)은 실리콘을 포함할 수 있고, N형 불순물이 도핑될 수 있다. 다른 예로, 상기 핀 펫이 P형일 경우, 상기 에피택셜 구조물(122)은 실리콘 게르마늄을 포함할 수 있고, P형 불순물이 도핑될 수 있다.
상기 제1 층간 절연막(132)은 상기 라이너(130) 상에서, 상기 게이트 구조물(146)의 사이를 채울 수 있다. 상기 제1 층간 절연막(132)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 게이트 구조물(146) 및 제1 층간 절연막(132) 상에 식각 저지막(172)이 구비될 수 있다. 상기 식각 저지막(172) 상에는 제2 층간 절연막(174)이 구비될 수 있다. 상기 제2 층간 절연막(174)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 식각 저지막(172)은 예를들어, 실리콘 질화물, SiCN, AlN 등을 포함할 수 있다.
상기 제1 콘택 구조물(190)은 상기 게이트 구조물들(146) 사이의 에피택셜 구조물(122)의 표면과 접촉하는 제1 하부 콘택(170a) 및 상기 제1 하부 콘택(170a)의 상부면과 접촉하는 제1 상부 콘택(186a)을 포함할 수 있다. 상기 제1 콘택 구조물(190)은 핀 펫의 소스/드레인과 전기적으로 연결될 수 있다.
상기 제1 하부 콘택(170a)은 상기 제1 층간 절연막(132) 및 에피택셜 구조물(122) 상에 형성되는 라이너(130)를 관통하여 형성될 수 있다. 상기 제1 하부 콘택(170a)의 양 측벽에는 스페이서(118) 및 라이너(130)가 구비될 수 있다.
상기 제1 상부 콘택(186a)은 상기 식각 저지막(172) 및 제2 층간 절연막(174)을 관통하여 형성될 수 있다. 상기 제1 상부 콘택(186a)의 상부면의 제1 방향의 폭은 제1 하부 콘택(170a)의 상부면의 제1 방향의 폭보다 작을 수 있다.
상기 제2 콘택 구조물(192)은 일부의 상기 게이트 구조물들(146)에 포함된 캡핑 패턴(144)을 관통하여 상기 게이트 전극(142)의 상부면과 접촉하는 제2 하부 콘택(170b) 및 상기 제2 하부 콘택(170b)의 상부면과 접촉하는 제2 상부 콘택(186b)을 포함할 수 있다. 상기 제2 콘택 구조물(192)은 핀 펫의 게이트 전극(142)과 전기적으로 연결될 수 있다.
상기 게이트 구조물(146)의 일부 부위에 상기 캡핑 패턴(144)이 제거되어 있고, 상기 캡핑 패턴(144)이 제거된 부위를 채우도록 상기 제2 하부 콘택(170b)이 구비될 수 있다. 상기 제2 하부 콘택(170b)의 양 측벽에는 스페이서(118) 및 라이너(130)가 구비될 수 있다.
상기 제2 상부 콘택(186b)은 상기 식각 저지막(172) 및 제2 층간 절연막(174)을 관통하여 형성될 수 있다. 상기 제2 상부 콘택(186b)의 상부면의 제1 방향의 폭은 제2 하부 콘택(170b)의 상부면의 제1 방향의 폭보다 작을 수 있다.
상기 제3 콘택 구조물(194)은 일부의 상기 게이트 구조물들(146)에 포함된 캡핑 패턴(144)을 관통하여 상기 게이트 전극(142)의 상부면과 접촉하면서 동시에 상기 게이트 구조물(146)의 일 측과 인접하는 액티브 핀(104)의 표면과 접촉하는 제3 하부 콘택(170c) 및 상기 제3 하부 콘택(170c)의 상부면과 접촉하는 제3 상부 콘택(186c)을 포함할 수 있다. 상기 제3 콘택 구조물(194)은 핀 펫의 게이트 전극(142) 및 소스/드레인과 동시에 전기적으로 연결될 수 있다.
상기 게이트 구조물(146)의 일부 부위에 상기 캡핑 패턴(144)이 제거될 수 있고, 상기 제3 하부 콘택(170c)의 제1 부분(171a)은 상기 캡핑 패턴이 제거된 부위를 채울 수 있다. 또한, 상기 제3 하부 콘택(170c)의 제2 부분(171b)은 상기 제1 부분(171a)으로부터 상기 제1 방향으로 확장되고, 상기 게이트 구조물(146)의 일측과 인접하는 에피택셜 구조물(122)과 접촉될 수 있다. 상기 제3 하부 콘택(170c) 아래에 배치되는 게이트 구조물(146)의 일 측에는 스페이서(118) 및 라이너(130)가 구비될 수 있다. 즉, 상기 스페이서(118) 및 라이너(130)에 의해 상기 제3 하부 콘택의 제2 부분(171b)과 상기 게이트 구조물(146)이 서로 이격될 수 있다. 상기 스페이서(118) 및 라이너(130)의 상부면은 상기 제3 하부 콘택(170c)과 인접하는 상기 게이트 구조물(146)의 상부면보다 낮게 배치될 수 있다.
상기 제3 상부 콘택(186c)은 상기 식각 저지막(172) 및 제2 층간 절연막(174)을 관통하여 형성될 수 있다. 상기 제3 상부 콘택(186c)의 상부면의 제1 방향의 폭은 제3 하부 콘택(170c)의 상부면의 제1 방향의 폭보다 작을 수 있다.
상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)의 상부면과, 상기 캡핑 패턴(144)의 상부면은 서로 동일한 평면 상에 위치할 수 있다. 또한, 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)의 상부면과, 상기 제1 층간 절연막(132)의 상부면은 서로 동일한 평면 상에 위치할 수 있다.
상기 제1 내지 제3 상부 콘택들(186a, 186b, 186c)의 상부면과 상기 제2 층간 절연막(174)은 서로 동일한 평면 상에 위치할 수 있다.
상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)은 실질적으로 동일한 제1 금속 물질을 포함할 수 있다. 상기 제1 금속 물질은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)은 제1 금속 베리어 패턴(169a) 및 제1 금속 패턴이 적층된 구조를 가질 수 있다. 상기 제1 금속 베리어 패턴(169a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 금속 패턴은 상기 제1 금속 물질을 포함할 수 있다.
상기 제1 내지 제3 상부 콘택들(186a, 186b, 186c)은 실질적으로 동일한 제2 금속 물질을 포함할 수 있다. 상기 제2 금속 물질은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다. 상기 제2 금속 물질은 상기 제1 금속 물질과 동일하거나 또는 다를 수 있다.
상기 제1 내지 제3 상부 콘택들(186a, 186b, 186c)은 제2 베리어 금속 패턴(185a) 및 제2 금속 패턴이 적층된 구조를 가질 수 있다. 상기 제2 베리어 금속 패턴(185a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제2 금속 패턴은 상기 제2 금속 물질을 포함할 수 있다.
설명한 것과 같이, 상기 각각의 제1 내지 제3 콘택 구조물들(190, 192, 194)은 하부 콘택 및 상부 콘택이 적층되는 구조를 가질 수 있다. 따라서, 상기 제1 내지 제3 콘택 구조물들(190, 192, 194)의 상, 하부 구조가 독립적인 형상을 가질 수 있다. 따라서, 상기 제1 내지 제3 콘택 구조물들(190, 192, 194)에 포함되는 각각의 상부 콘택들(186a, 186b, 186c) 사이 간격이 증가될 수 있으며, 이로인해 상기 제1 내지 제3 콘택 구조물들(190, 192, 194) 사이의 기생 커패시턴스를 감소시킬 수 있다. 또한, 상기 하부 콘택(170a, 170b, 170c) 및 상부 콘택(186a, 186b, 186c)이 각각의 공정을 통해 형성되기 때문에, 상기 제1 내지 제3 콘택 구조물들(190, 192, 194)을 형성하는 공정에서 미스얼라인 마진이 증가될 수 있다. 이에 따라 상기 제1 내지 제3 콘택 구조물들(190a, 192, 194)이 서로 쇼트되는 것이 감소될 수 있다.
도 3 내지 도 16은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 3 내지 16은 도 2A 또는 도 2B의 I-I'선을 따라 절단한 단면도들이다.
도 3을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들(102)을 형성하고, 상기 트렌치들(102) 하부를 채우는 소자 분리막(106)을 형성한다. 상기 트렌치(102) 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(106)은 상기 트렌치(102)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 상기 트렌치(102) 상부 측벽이 노출되도록 상기 절연막의 일부를 제거함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 소자 분리막(106)이 형성됨에 따라, 기판(100)에는 상기 제1 방향으로 연장되는 예비 액티브 핀들이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀들은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 기판(100)상에 더미 게이트 구조물들(116)을 형성한다. 상기 더미 게이트 구조물들(116) 양 측에는 스페이서(118)를 형성한다.
상기 더미 게이트 구조물들(116)은 기판(100)의 예비 액티브 핀들 및 소자 분리막(106) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(114)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(116)은 순차적으로 적층된 더미 게이트 절연 패턴(110), 더미 게이트 전극(112) 및 하드 마스크(114)를 포함할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(116)은 상기 예비 액티브 핀 및 소자 분리막(106) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개가 형성될 수 있다.
상기 더미 게이트 구조물들(116), 소자 분리막(106) 및 예비 액티브 핀들 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성으로 식각하여 상기 더미 게이트 구조물들(116)의 측벽 상에 상기 스페이서(118)를 형성한다.
상기 더미 게이트 구조물들(116) 및 스페이서(118)를 식각 마스크로 사용하여 상기 예비 액티브 핀을 부분적으로 식각함으로써 리세스(120)를 형성한다. 상기 제1 방향으로 연장되는 제1 패턴 및 상기 제1 패턴 위로 돌출되는 제2 패턴들을 포함하는 액티브 핀(104)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서(118) 및 리세스(120)의 형성을 위한 식각 공정은 인-시튜로 수행될 수 있다.
상기 리세스(120)를 채우는 에피택셜 구조물(122)을 형성한다. 예시적인 실시예에서, 상기 리세스(120) 내부의 상기 에피택셜 구조물(122)은 제2 방향으로 연장될 수 있다.
상기 리세스(120)에 노출된 액티브 핀(104)의 표면을 시드로 사용하여 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정을 수행한다. 상기 공정에 의하면, 수직 및 수평 방향으로 에피택셜 성장이 이루어져 상기 에피택셜 구조물(122)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 에피택셜 구조물(122)은 핀 펫의 소스/드레인으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택셜 구조물(122)은 실리콘 게르마늄 또는 실리콘을 포함할 수 있다. 예를들어, 상기 반도체 소자가 P형 핀 펫인 경우, 상기 에피택셜 구조물(122)은 실리콘 게르마늄을 포함할 수 있다. 예를들어, 상기 반도체 소자가 N형 핀 펫인 경우, 상기 에피택셜 구조물(122)은 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택셜 구조물(122)을 형성한 다음에, 소스/드레인의 형성을 위한 불순물 이온을 주입하고 열처리하는 공정을 더 수행할 수 있다.
상기 더미 게이트 구조물(116), 스페이서(118), 에피택셜 구조물(122) 및 소자 분리막(106)의 표면 상에 라이너막(128)을 형성한다. 상기 라이너막(128)은 예를들어, 실리콘 질화물, SiCN, AIN 등을 포함할 수 있다.
도 4를 참조하면, 상기 라이너막(128) 상에, 상기 더미 게이트 구조물들(116) 사이를 완전하게 채우면서 상기 더미 게이트 구조물들(116)을 덮는 제1 층간 절연막(132)을 형성한다. 이 후, 상기 더미 게이트 구조물들(116)의 상부면들이 노출될 때까지 제1 층간 절연막(132)을 평탄화한다. 상기 평탄화 공정에서, 상기 라이너막(128)의 상부가 제거되어 라이너(130)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(132)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 더미 게이트 구조물(116)을 제거하여 개구부(134)를 형성한다. 따라서, 상기 개구부(134)의 저면에는 상기 액티브 핀(104) 및 소자 분리막(106)이 노출될 수 있다. 예시적인 실시예에 있어서, 상기 개구부(134)의 저면의 액티브 핀(104) 상에 열산화막(도시안됨)을 형성하는 공정을 더 포함할 수 있다.
도 5를 참조하면, 상기 개구부(134) 내부에 게이트 절연막(140), 게이트 전극(142) 및 캡핑 패턴(144)을 포함하는 게이트 구조물(146)을 형성한다.
예시적인 실시예들에서, 상기 개구부(134)의 측벽, 상기 열산화막 및 제1 층간 절연막(132)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 개구부(134)의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
이 후, 상기 제1 층간 절연막(132)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하고, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부(134) 내부 표면 상에 게이트 절연막(140)을 형성하고, 상기 게이트 절연막(140) 상에 개구부(134)의 일부를 채우는 게이트 전극(142)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 게이트 전극(142)의 상면 상에 캡핑막을 형성하고, 이를 평탄화하여 캡핑 패턴(144)을 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막(140), 게이트 전극(142) 및 캡핑 패턴(144)이 적층되는 상기 게이트 구조물(146)을 형성할 수 있다.
도 6을 참조하면, 상기 제1 층간 절연막(132) 및 게이트 구조물(146) 상에 희생 층간 절연막(150)을 형성한다. 상기 희생 층간 절연막(150) 상에 제1 희생막(152)을 형성한다. 상기 제1 희생막(152) 상에 제1 하드 마스크막(154), 제1 하부 반사 방지 코팅막(BARC, Bottom Anti-Reflective Coating, 156)을 순차적으로 형성한다. 상기 제1 하부 반사 방지 코팅막(156) 상에 제1 포토레지스트 패턴(158)을 형성한다.
상기 희생 층간 절연막(150)은 실리콘 산화물을 포함할 수 있다. 상기 희생 층간 절연막(150)은 예를들어, TEOS(tetraethly orthosilicate)물질로 형성될 수 있다.
상기 제1 희생막(152)은 에싱 공정을 통해 용이하게 제거될 수 있는 막으로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 희생막(152)은 비정질 탄소를 포함하는 스핀온 하드 마스크막을 포함할 수 있다. 상기 제1 하드 마스크막(154)은 실리콘 산 질화물을 포함할 수 있다.
상기 제1 포토레지스트 패턴(158)은 제2 하부 콘택(도 12의 170b) 및 제3 하부 콘택의 제1 부분(도 12의 171a) 이 형성될 부위의 게이트 구조물들(146)과 각각 대응하는 상기 제1 하부 반사 코팅막(156)의 일부를 선택적으로 노출하는 제1 개구부(159)를 포함할 수 있다. 즉, 상기 제1 포토레지스트 패턴(158)은 상기 제2 하부 콘택 및 제3 하부 콘택의 제1 부분을 형성하기 위한 식각 마스크로 제공될 수 있다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(158)을 식각 마스크로 사용하여, 상기 제1 하부 반사 방지 코팅막(156), 제1 하드 마스크막(154), 제1 희생막(152), 희생 층간 절연막(150) 및 캡핑 패턴(144)을 순차적으로 식각한다.
따라서, 상기 제2 하부 콘택이 형성되기 위한 부위에는 제2 콘택홀(160b)이 형성되고, 상기 제3 하부 콘택의 제1 부분이 형성될 부위에는 예비 제3 콘택홀(160c)이 형성될 수 있다. 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)은 상기 희생 층간 절연막(150) 및 캡핑 패턴(144)을 관통하는 형상을 가질 수 있다. 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)은 상기 게이트 전극(142)의 상부면을 노출할 수 있다. 예시적인 실시예에서, 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)의 측벽에는 상기 스페이서(118)가 노출될 수 있다.
도 8을 참조하면, 상기 희생 층간 절연막(150) 상에 형성되는 제1 희생막(152), 제1 하드 마스크막(154), 제1 하부 반사 방지 코팅막(156) 및 제1 포토레지스트 패턴(158)을 제거한다. 상기 제거 공정은 에싱 공정을 포함할 수 있다.
따라서, 상기 액티브 핀(104) 및 소자 분리막(106) 상에는 상기 게이트 구조물들(146)을 덮는 상기 제1 층간 절연막(132) 및 희생 층간 절연막(150)이 남아 있을 수 있다. 예시적인 실시예에서, 상기 제1 층간 절연막(132) 및 희생 층간 절연막(150)은 하나의 막으로 병합될 수 있다.
도 9를 참조하면, 상기 제1 층간 절연막(132), 희생 층간 절연막(150) 및 상기 게이트 전극(142) 상에, 상기 제2 콘택홀(160b) 및 상기 예비 제3 콘택홀(160c)을 채우면서 상기 희생 층간 절연막(150)을 덮는 제2 희생막(162)을 형성한다. 상기 제2 희생막(162)은 에싱 공정을 통해 용이하게 제거될 수 있는 막으로 형성될 수 있다. 예시적인 실시예에서, 상기 제2 희생막(162)은 비정질 탄소를 포함하는 스핀온 하드 마스크막을 포함할 수 있다. 일 예로, 상기 제2 희생막(162)은 상기 제1 희생막과 동일한 물질을 포함할 수 있다.
상기 제2 희생막(162) 상에, 제2 하드 마스크막(164), 제2 하부 반사 방지 코팅막(166) 및 제2 포토레지스트 패턴(168)을 형성한다.
상기 제2 포토레지스트 패턴(168)은 제1 하부 콘택이 형성될 부위 및 제3 하부 콘택의 제2 부분이 형성될 영역에 대응하는 상기 제2 하부 반사 방지 코팅막(166)의 일부를 노출하는 제2 개구부(167)를 포함할 수 있다. 예시적인 실시예에서, 평면적으로 볼 때, 상기 제2 개구부(167) 내에는 상기 제1 하부 콘택이 형성될 부위와 상기 제1 하부 콘택과 인접하게 배치되는 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)이 배치될 수 있다. 따라서, 상기 제2 개구부(167)의 제1 방향의 폭은 형성하고자 하는 상기 제1 하부 콘택 및 제3 하부 콘택의 제2 부분의 제1 방향의 폭들의 합보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제2 개구부(167)는 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 일부 실시예에서, 상기 제2 개구부(167)는 상기 제1 및 제2 방향으로 서로 고립되는 홀 형상을 가질 수 있다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(168)을 식각 마스크로 사용하여, 상기 제2 하부 반사 방지 코팅막(166), 제2 하드 마스크막(164), 제2 희생막(162), 희생 층간 절연막(150) 및 제1 층간 절연막(132)을 순차적으로 식각한다.
상기 식각 공정을 수행하기 이 전에, 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)의 내부에는 상기 제2 희생막(162)이 채워져 있다. 상기 식각 공정을 수행하는 동안, 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c) 내부에 형성되는 제2 희생막(162)이 완전하게 제거되지 않도록 한다. 따라서, 상기 식각 공정을 수행하는 동안 상기 제2 희생막(162)은 상기 제2 콘택홀(160b) 및 예비 제3 콘택홀(160c)의 저면의 게이트 전극(142)을 보호할 수 있다.
상기 식각 공정을 통해, 상기 제1 하부 콘택이 형성되기 위한 부위에는 제1 콘택홀(160a)이 형성될 수 있다. 또한, 상기 예비 제3 콘택홀(160c)과 인접하는 제1 층간 절연막(132)이 식각됨으로써, 상기 제3 하부 콘택이 형성될 부위에는 제3 콘택홀(160d)이 형성될 수 있다. 상기 제1 콘택홀(160a)은 상기 희생 층간 절연막(150) 및 제1 층간 절연막(132)을 관통할 수 있다. 또한, 상기 제3 콘택홀(160d)은 상기 희생 층간 절연막(150), 제1 층간 절연막(132) 및 캡핑 패턴(144)을 관통하는 형상을 가질 수 있다.
따라서, 상기 제1 콘택홀(160a)은 상기 에피택셜 구조물(122)의 표면을 노출할 수 있다. 상기 제3 콘택홀(160d)은 상기 에피택셜 구조물(122)의 표면 및 게이트 전극(142)의 상부면을 함께 노출할 수 있다.
예시적인 실시예에서, 일부의 상기 제1 및 제3 콘택홀들(160a, 160b, 160d)은 상기 게이트 구조물(146)을 사이에 두고 서로 인접하게 배치될 수 있다. 이 경우, 상기 제1 및 제3 콘택홀들(160a, 160d) 사이에는 상기 게이트 구조물(146)의 캡핑 패턴(144)이 노출될 수 있다.
도 11을 참조하면, 상기 제2 희생막(162)을 예를들어 에싱 공정을 통해 제거한다. 따라서, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)이 각각 형성될 수 있다.
이 후, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)의 표면 및 상기 희생 층간 절연막(150)상에 제1 베리어 금속막(169)을 형성한다. 상기 제1 베리어 금속막(169) 상에 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)의 내부를 채우며 상기 희생 층간 절연막(150) 상에서 연장하는 제1 금속막(170)을 형성한다.
상기 제1 베리어 금속막(169)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 금속막(170)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
도 12를 참조하면, 상기 캡핑 패턴(144) 및 제1 층간 절연막(132)의 상부면이 노출되도록 상기 제1 베리어 금속막(169), 제1 금속막(170) 및 희생 층간 절연막(150)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 따라서, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d) 내부에는 각각 제1 내지 제3 하부 콘택들(170a, 170b, 170c)이 형성될 수 있다. 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)은 각각 제1 베리어 금속 패턴들(169a) 및 제1 금속 패턴이 적층되는 구조를 가질 수 있다.
상기 제1 하부 콘택(170a)은 상기 게이트 구조물들(146) 사이의 에피택셜 구조물(122)의 표면과 접촉할 수 있다. 상기 제2 하부 콘택(170b)은 상기 게이트 구조물들(146)에 포함된 캡핑 패턴(144)을 관통하여 상기 게이트 전극(142)의 상부면과 접촉할 수 있다. 즉, 상기 게이트 구조물(146)에서 상기 제2 하부 콘택(170b)이 형성되는 부위에는 상기 캡핑 패턴(144)이 구비되지 않을 수 있다. 상기 제3 하부 콘택(170c)은 일부의 상기 게이트 구조물들(146)에 포함된 캡핑 패턴(144)을 관통하여 상기 게이트 전극(142)의 상부면과 접촉하면서 동시에 상기 게이트 구조물(146)의 일 측과 인접하는 에피택셜 구조물(122)의 표면과 접촉할 수 있다. 상기 제3 하부 콘택(170c)에서 상기 게이트 전극(142)과 접촉되는 부위를 제1 부분(171a)이 되고, 상기 에피택셜 구조물(122)과 접촉되는 부위를 제2 부분(171b)이 될 수 있다.
도 13을 참조하면, 상기 캡핑 패턴(144), 제1 층간 절연막(132) 및 제1 내지 제3 하부 콘택들(170a, 170b, 170c) 상에 식각 저지막(172)을 형성한다. 상기 식각 저지막(172) 상에 제2 층간 절연막(174)을 형성한다. 상기 제2 층간 절연막(174) 상에 제3 희생막(176), 제3 하드 마스크막(178), 제3 하부 반사 방지 코팅막(180) 및 제3 포토레지스트 패턴(182)을 형성한다.
상기 식각 저지막(172)은 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)에 포함된 금속들을 덮어서, 상기 금속들을 보호할 수 있다. 또한, 상기 식각 저지막(172)은 건식 또는 습식 식각 공정에서 식각 내성을 갖는 물질을 사용하여 형성할 수 있다. 상기 식각 저지막(172)은 예를들어, 실리콘 질화물, SiCN, AlN 등을 포함할 수 있다.
상기 제3 포토레지스트 패턴(182)은 제1 내지 제3 상부 콘택들이 형성될 부위에 대응하는 제3 개구부(183)를 포함할 수 있다. 즉, 상기 제3 개구부(183)는 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c) 각각의 상부면의 적어도 일부와 오버랩되도록 배치될 수 있다. 예시적인 실시예에서, 상기 제1 하부 콘택(170a)과 대향하는 제3 개구부(183)의 제1 방향의 폭은 상기 제1 하부 콘택(170a)의 상부면의 제1 방향의 폭보다 작을 수 있다. 상기 제2 하부 콘택(170b)과 대향하는 제3 개구부(183)의 제1 방향의 폭은 상기 제2 하부 콘택(170b)의 상부면의 제1 방향의 폭보다 작을 수 있다. 또한, 상기 제3 하부 콘택(170c)과 대향하는 제3 개구부(183)의 제1 방향의 폭은 상기 제3 하부 콘택(170c)의 상부면의 제1 방향의 폭보다 작을 수 있다.
도 14를 참조하면, 상기 제3 포토레지스트 패턴(182)을 식각 마스크로 사용하여, 상기 제3 하부 반사 방지 코팅막(180), 제3 하드 마스크막(178), 제3 희생막(176), 제2 층간 절연막(174) 및 식각 저지막(172)을 순차적으로 식각한다.
따라서, 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)의 상부면이 노출되는 제4 내지 제6 콘택홀들(184a, 184b, 184c)이 각각 형성될 수 있다.
상기 제4 내지 제6 콘택홀들(184a, 184b, 184c)이 형성되는 동안, 상기 제3 하부 반사 방지 코팅막(180) 및 제3 하드 마스크막(178)도 함께 제거될 수 있다. 따라서, 상기 제4 내지 제6 콘택홀들(184a, 184b, 184c)이 형성되고 나면, 상기 제3 희생막(175)이 노출될 수 있다.
이 후, 상기 제3 희생막(176)을 에싱 공정들을 통해 제거할 수 있다.
도 15를 참조하면, 상기 제4 내지 제6 콘택홀들(184a, 184b, 184c)의 표면 및 상기 제2 층간 절연막(174) 상에 제2 베리어 금속막(185)을 형성한다. 상기 제2 베리어 금속막(185) 상에 상기 제4 내지 제6 콘택홀들(184a, 184b, 184c)의 내부를 채우면서 상기 제2 층간 절연막(174) 상에 제2 금속막(186)을 형성한다.
상기 제2 베리어 금속막(185)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제2 금속막(186)은 예를들어, 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함할 수 있다.
도 16을 참조하면, 상기 제2 층간 절연막(174)의 상부면이 노출되도록 상기 제2 베리어 금속막(185) 및 제2 금속막(186)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 따라서, 상기 제4 내지 제6 콘택홀들(184a, 184b, 184c) 내부에는 각각 제1 내지 제3 상부 콘택들(186a, 186b, 186c)이 형성될 수 있다. 상기 제1 내지 제3 상부 콘택들(186a, 186b, 186c)은 각각 제2 베리어 금속 패턴(185a) 및 제2 금속 패턴이 적층되는 구조를 가질 수 있다.
상기 제1 상부 콘택(186a)의 상부면의 제1 방향의 폭은 제1 하부 콘택(170a)의 상부면의 제1 방향의 폭보다 작고, 상기 제2 상부 콘택(186b)의 상부면의 제1 방향의 폭은 제2 하부 콘택(170b)의 상부면의 제1 방향의 폭보다 작고, 상기 제3 상부 콘택(186c)의 상부면의 제1 방향의 폭은 제3 하부 콘택(170c)의 상부면의 제1 방향의 폭보다 작을 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 17에 도시된 반도체 소자는 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)의 측벽 상에 제2 라이너(200b)가 더 포함되는 것을 제외하고는 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하다. 상기 제2 라이너(200b)가 더 포함됨으로써, 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)이 보호될 수 있다. 따라서, 누설 전류 불량이 감소될 수 있다.
도 18 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 먼저 도 1 내지 도 10을 참조로 설명한 공정들을 동일하게 수행한다. 이 후, 상기 제2 희생막(도 10, 162)을 예를들어 에싱 공정을 통해 제거한다. 따라서, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)이 각각 형성될 수 있다.
도 19를 참조하면, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)의 표면 및 상기 희생 층간 절연막(150)의 표면 상에 제2 라이너막(200)을 형성한다. 상기 제2 라이너막(200) 상에, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)을 완전하게 채우도록 희생막(202)을 형성한다.
상기 제2 라이너막(200)은, 예를들어, 실리콘 질화물, SiCN, AIN 등을 포함할 수 있다.
상기 희생막(202)은 에싱 공정을 통해 용이하게 제거될 수 있는 막으로 형성될 수 있다. 예시적인 실시예에서, 상기 희생막(202)은 비정질 탄소를 포함하는 스핀온 하드 마스크막을 포함할 수 있다.
도 20을 참조하면, 상기 희생 층간 절연막(150)의 상부면이 노출되도록 상기 희생막(202) 및 제2 라이너막(200)을 에치백한다. 따라서, 상기 제1 내지 제3 콘택홀(160a, 160b, 160d) 내부를 채우는 예비 희생 패턴(202a) 및 예비 제2 라이너(200a)를 형성한다.
도 21을 참조하면, 상기 예비 희생 패턴(202a)을 제거한다. 상기 제거 공정은 에싱 공정을 포함할 수 있다. 따라서, 상기 예비 제2 라이너(200a)가 노출될 수 있다.
도 22를 참조하면, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d) 의 저면들에 노출되는 예비 제2 라이너(200a)를 선택적으로 제거한다. 따라서, 상기 예비 제2 라이너(200a)의 일부가 제거됨으로써, 제2 라이너(200b)로 변환된다. 즉, 상기 게이트 전극(142) 및 상기 에피택셜 구조물(122) 상에 형성된 예비 제2 라이너(200a)가 선택적으로 제거될 수 있다. 예시적인 실시예에서, 상기 선택적 제거 공정은 건식 식각 공정을 포함할 수 있다. 상기 건식 식각은 이방성 건식 식각 또는 등방성 건식 식각 공정 등을 포함할 수 있다.
상기 제2 라이너(200b)는 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)의 측벽 상에 형성될 수 있다. 따라서, 상기 제2 라이너(200b)에 의해 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d)의 측벽이 보호될 수 있다.
도 23을 참조하면, 상기 제2 라이너(200b) 상에, 도 11 및 도 12를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 상기 제1 내지 제3 콘택홀들(160a, 160b, 160d) 의 내부에 각각 제1 내지 제3 하부 콘택들(170a, 170b, 170c)을 형성한다. 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)은 각각 제1 베리어 금속 패턴들(169a) 및 제1 금속 패턴이 적층되는 구조를 가질 수 있다.
도 24를 참조하면, 도 13 내지 도 16을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 상기 제1 내지 제3 하부 콘택들(170a, 170b, 170c)과 각각 접촉하는 제1 내지 제3 상부 콘택들(186a, 186b, 186c)을 형성한다.
따라서, 도시된 것과 같이, 상기 제1 하부 콘택(170a) 및 상기 제1 상부 콘택(186a)을 포함하는 제1 콘택 구조물(190), 상기 제2 하부 콘택(170b) 및 상기 제2 상부 콘택(186b)을 포함하는 제2 콘택 구조물(192) 및 상기 제3 하부 콘택(170c) 및 상기 제3 상부 콘택(186c)을 포함하는 제3 콘택 구조물(194)을 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 104 : 액티브 핀
146 : 게이트 구조물들 190 : 제1 콘택 구조물
192 : 제2 콘택 구조물 194 : 제3 콘택 구조물
122 : 에피택셜 구조물 132 :　제1　층간 절연막
174 : 제2 층간 절연막 172 : 식각 저지막
170a : 제1 하부 콘택 170b : 제2 하부 콘택
170c : 제3 하부 콘택 186a : 제1 하부 콘택
186b : 제2 하부 콘택 186c : 제3 하부 콘택

Claims (10)

  1. 기판 표면 상으로 돌출되고 제1 방향으로 연장되는 액티브 핀;
    상기 액티브 핀 표면 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층되는 게이트 구조물들;
    상기 게이트 구조물들 사이의 상기 액티브 핀 내의 제1 소스/드레인의 표면과 접촉하는 제1 하부 콘택 및 상기 제1 하부 콘택의 상부면과 접촉하는 제1 상부 콘택을 포함하는 제1 콘택 구조물;
    상기 게이트 구조물들 중 제1 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제1 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하는 제2 하부 콘택 및 상기 제2 하부 콘택의 상부면과 접촉하는 제2 상부 콘택을 포함하는 제2 콘택 구조물; 및
    상기 게이트 구조물들 중 제2 게이트 구조물에 포함된 캡핑 패턴을 관통하여 상기 제2 게이트 구조물의 상기 게이트 전극의 상부면과 접촉하면서 동시에 상기 제2 게이트 구조물의 일 측과 인접하는 상기 액티브 핀 내의 제2 소스/드레인의 표면과 접촉하는 제3 하부 콘택 및 상기 제3 하부 콘택의 상부면과 접촉하는 제3 상부 콘택을 포함하는 제3 콘택 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 구조물들 사이에는 제1 층간 절연막이 더 구비되고, 상기 제1 내지 제3 하부 콘택들은 상기 제1 층간 절연막을 관통하도록 형성되는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 내지 제3 하부 콘택들의 상부면과, 상기 캡핑 패턴의 상부면은 서로 동일한 평면 상에 위치하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 내지 제3 상부 콘택들의 상부면은 서로 동일한 평면 상에 위치하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 상부 콘택의 상부면의 제1 방향의 폭은 상기 제1 하부 콘택의 상기 상부면의 제1 방향의 폭보다 작고, 상기 제2 상부 콘택의 상부면의 제1 방향의 폭은 상기 제2 하부 콘택의 상기 상부면의 제1 방향의 폭보다 작고, 상기 제3 상부 콘택의 상부면의 제1 방향의 폭은 상기 제3 하부 콘택의 상기 상부면의 제1 방향의 폭보다 작은 반도체 소자.
  6. 제1항에 있어서, 상기 제1 내지 제3 하부 콘택들은 동일한 제1 금속 물질을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 금속 물질은 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 내지 제3 상부 콘택들은 동일한 제2 금속 물질을 포함하는 반도체 소자.
  9. 제8항에 있어서, 상기 제2 금속 물질은 코발트, 알루미늄, 구리, 텅스텐, 니켈, 백금, 금 또는 은을 포함하는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 내지 제3 하부 콘택들은 제1 베리어 금속 패턴 및 제1 금속 패턴이 적층된 구조를 갖고, 상기 제1 내지 제3 상부 콘택은 제2 베리어 금속 패턴 및 제2 금속 패턴이 적층된 구조를 갖는 반도체 소자.
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