CN107221560B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：半导体基板，其包括形成在半导体基板的上部分中的第一源极/漏极区；覆盖第一源极/漏极区的顶表面的金属硅化物层；以及穿透金属硅化物层并连接到半导体基板的半导体柱。半导体柱包括形成在半导体柱的上部分中的第二源极/漏极区，栅电极在金属硅化物层上，并且栅电极在平面图中围绕半导体柱。接触连接到金属硅化物层。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及具有晶体管的半导体器件。
背景技术
半导体器件包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐按比例缩小。MOSFET的按比例缩小可以对半导体器件的操作特性具有负面影响。例如，MOSFET的按比例缩小可能引起短沟道效应。因此，已经开发了各种方法以获得具有优异性能同时克服由半导体器件的集成所致的限制的半导体器件。
发明内容
本发明构思的实施方式可以提供具有改善的电特性的半导体装置。
根据本发明构思的示例性实施方式，一种半导体器件可以包括：半导体基板，其包括形成在半导体基板的上部分中的第一源极/漏极区；金属硅化物层，其覆盖第一源极/漏极区的顶表面；半导体柱，其穿透金属硅化物层并连接到半导体基板，半导体柱包括形成在半导体柱的上部分中的第二源极/漏极区；在金属硅化物层上的栅电极，栅电极在平面图中围绕半导体柱；以及连接到金属硅化物层的接触。
根据本发明构思的示例性实施方式，一种半导体器件可以包括：半导体基板，其包括形成在半导体基板的上部分中的第一源极/漏极区，第一源极/漏极区具有第一导电性；连接到半导体基板的半导体柱；以及在第一源极/漏极区上的栅电极，栅电极在平面图中围绕半导体柱。半导体柱可以包括：形成在半导体柱的上部分中的第二源极/漏极区，第二源极/漏极区具有第一导电性；形成在半导体柱的下部分中的子杂质区，子杂质区具有第一导电性；以及在第二源极/漏极区和子杂质区之间的沟道区，沟道区具有与第一导电性不同的第二导电性。
根据示例性实施方式，一种半导体器件包括在半导体基板的上部分中的第一源极/漏极区。低电阻层在第一源极/漏极区的顶表面处。半导体柱在延伸的第一方向上延伸通过低电阻层并且连接到半导体基板的上部分中的第一源极/漏极区，半导体柱在其上部分中包括第二源极/漏极区。栅电极在金属硅化物层上，栅电极在横向于延伸的第一方向的第二方向上围绕半导体柱。接触连接到金属硅化物层。
附图说明
图1A是示出根据本发明构思的示例性实施方式的半导体器件的平面图。
图1B是部分地示出根据本发明构思的示例性实施方式的半导体器件的平面图。
图1C是对应于图1A或图1B的线I-I'的剖视图。
图2是示出第一导电类型杂质的浓度变化相对于第一源极/漏极区和子杂质区中的高度的曲线图。
图3A至图3C是示出图1C的部分A的放大图。
图4是示出根据本发明构思的示例性实施方式的半导体器件的剖视图。
图5A至图13A是示出根据本发明构思的示例性实施方式的用于制造半导体器件的方法的平面图。
图5B至图13B是沿图5A至图13A的线I-I'截取的剖视图。
具体实施方式
这里解释和示出的本发明构思的方面的示例性实施方式包括它们的互补对应物。在整个说明书中，相同的附图标记或相同的参考指示符表示相同的元件。
在示例性实施方式中，金属硅化物层在接触与半导体柱之间提供低电阻路径，半导体柱包括第二源极/漏极区、沟道区和子杂质区。子杂质区从第一源极/漏极区通过金属硅化物层并朝第二源极/漏极区延伸，从而减小第一源极/漏极区和第二源极/漏极区之间的沟道长度和电阻。子杂质区包括与第一源极/漏极区相同极性的杂质，在两个区域之间的界面处具有匹配的浓度，并且随着距界面的距离增加浓度减小。
图1A是示出根据本发明构思的示例性实施方式的半导体器件的平面图。图1B是部分地示出根据本发明构思的示例性实施方式的半导体器件的平面图。例如，图1B是示出选自图1A的半导体器件的元件的半导体基板、第一源极/漏极区、金属硅化物层、半导体柱、上扩散阻挡图案和栅电极的平面图。图1C是对应于图1A或图1B的线I-I'的剖视图。图2是示出第一导电类型杂质的浓度变化相对于第一源极/漏极区和子杂质区中的高度的曲线图。图3A至图3C是示出图1C的部分A的放大图。
参考图1A至图1C，器件隔离层112可以提供在半导体基板110上以限定半导体基板110的有源区ACT。例如，当在平面图中被观察时，有源区ACT可以是半导体基板110的由器件隔离层112围绕的部分。半导体基板110可以是例如硅基板或绝缘体上硅(SOI)基板。器件隔离层112可以包括硅氧化物，并且可以通过例如浅沟槽隔离(STI)工艺被形成。
有源区ACT可以包括形成在其上部分中的第一源极/漏极区SD1。例如，第一源极/漏极区SD1可以形成为距有源区ACT的顶表面具有预定深度。第一源极/漏极区SD1可以是具有第一导电性的区域，其可以包括高度掺杂的第一导电类型杂质。在一些实施方式中，如图1B和图1C所示，第一源极/漏极区SD1可以形成在有源区ACT的整个上部分中。
金属硅化物层120可以提供在有源区ACT上。金属硅化物层120可以覆盖有源区ACT的顶表面(或第一源极/漏极区SD1的顶表面)，并且可以不延伸到器件隔离层112上。金属硅化物层120可以具有与有源区ACT的顶表面(或第一源极/漏极区SD1的顶表面)接触的底表面。金属硅化物层120可以具有比第一源极/漏极区SD1的电阻率更小的电阻率。金属硅化物层120可以包括例如钴硅化物或镍硅化物。
第一层间电介质层130可以提供在金属硅化物层120上。第一层间电介质层130可以覆盖器件隔离层112的顶表面和金属硅化物层120的顶表面。第一层间电介质层130可以包括例如硅氧化物。
半导体柱SP可以提供为穿透金属硅化物层120并连接到半导体基板110。半导体柱SP可以在基本上垂直于半导体基板110的顶表面的方向上延伸，并且穿透第一层间电介质层130。半导体柱SP可以部分地突出在第一中间电介质层130之上。在一些示例性实施方式中，如图1C所示，半导体柱SP可以具有位于第一源极/漏极区SD1中的底表面，并且因此半导体柱SP的底表面可以位于第一源极/漏极区SD1的顶表面下面，但是本发明构思不是限于此。在图1A和图1B中，半导体柱SP具有矩形平面形状，但是本发明构思不限于此。例如，半导体柱SP可以具有各种平面形状(例如圆形、椭圆形或多边形)。半导体柱SP可以是例如从用作籽晶层的半导体基板110生长的外延层。
半导体柱SP可以包括形成在其上部分中的第二源极/漏极区SD2、形成在其下部分中的子杂质区SDR以及在第二源极/漏极区SD2和子杂质区SDR之间的沟道区CH。
第二源极/漏极区SD2可以形成为距半导体柱SP的顶表面具有预定的深度。例如，第二源极/漏极区SD2可以是具有第一导电性的区域，其可以包括高度掺杂的第一导电类型杂质。
子杂质区SDR可以形成为距半导体柱SP的底表面具有预定的深度。例如，子杂质区SDR可以是具有第一导电性的区域，其可以包括第一导电类型杂质。
进一步参考图2，在示例性实施方式中，第一导电类型杂质的浓度在子杂质区SDR中可以比在第一源极/漏极区SD1中小。子杂质区SDR可以具有其中第一导电类型杂质的浓度随着距子杂质区SDR的底表面的距离增加而减小的浓度分布。详细地，第一源极/漏极区SD1和子杂质区SDR在其之间的界面处可以具有相同或基本上相同的第一导电类型杂质的浓度，其中第一导电类型杂质的浓度随着距界面的距离增加而减小，例如，如在图2的图形表示中所示。
子杂质区SDR可以具有定位得比第一源极/漏极区SD1的顶表面更高的顶表面。在一些实施方式中，如图1C所示，子杂质区SDR的顶表面可以定位得比金属硅化物层120的顶表面更高。
沟道区CH可以位于第二源极/漏极区SD2和子杂质区SDR之间。沟道区CH可以是具有不同于第一导电性的第二导电性的区域。例如，如果第一导电性是n型，则第二导电性可以是p型，或者如果第一导电性是p型，则第二导电性可以是n型。沟道区CH可以包括例如低掺杂的第二导电类型杂质。在示范性实施方式中，沟道区CH中包括的第二导电类型杂质的浓度可以小于第一源极/漏极区SD1和第二源极/漏极区SD2的每个中包括的第一导电类型杂质的浓度。
栅电极GE可以提供在第一层间电介质层130上。在半导体柱SP的与沟道区CH重合或交叠沟道区CH的区域中，栅电极GE可以围绕半导体柱SP的突出在第一层间电介质层130之上的部分。当在平面图中被观察时，栅电极GE可以交叠金属硅化物层120，并且栅电极GE可以具有比金属硅化物层120的面积更小的面积。例如，栅电极GE可以包括掺杂硅、导电金属氮化物(例如钛氮化物、钽氮化物等)以及金属(例如铝、钨、铜等)的至少一种。
在一些示例性实施方式中，如图1C所示，虚设栅电极DGE可以提供在第一层间电介质层130上。虚设栅电极DGE可以围绕栅电极GE并且与栅电极GE间隔开。栅极分离区GSR可以被限定为对应于栅电极GE和虚设栅电极DGE之间的区域。虚设栅电极DGE可以包括掺杂硅、导电金属氮化物(例如钛氮化物、钽氮化物等)以及金属(例如铝、钨、铜等)的至少一种。
在示例性实施方式中，与图1C所示的不同，可以不提供虚设栅电极DGE。在这样的示例性实施方式中，附加绝缘层可以代替图1C的虚拟栅电极DGE。附加绝缘层可以包括例如硅氧化物。
在示例性实施方式中，第二层间电介质层132可以被提供为覆盖栅电极GE以及突出在栅电极GE之上的半导体柱SP的侧壁的一部分。在其中虚设栅电极DGE被提供的示例性实施方式中，第二层间电介质层132也可以提供在虚设栅电极DGE上。在其中附加绝缘层代替虚设栅电极DGE被提供的示例性实施方式中，第二层间电介质层132也可以提供在附加绝缘层上。第二层间电介质层132可以包括垂直对应于栅极分离区GSR的开口132_O。然后间隙区GPR可以被限定为包括栅极分离区GSR和第二层间电介质层132的开口132_O。第二层间电介质层132可以包括例如硅氧化物。
填充绝缘层134可以被提供以填充间隙区GPR。填充绝缘层134可以包括例如硅氧化物。
下扩散阻挡图案LBP可以被提供为围绕半导体柱SP的下侧壁。下扩散阻挡图案LBP可以被插置在半导体柱SP(或子杂质区SDR)和金属硅化物层120之间，使得半导体柱SP可以与金属硅化物层120间隔开。换言之，半导体柱SP可以与金属硅化物层120水平地间隔开，并且下扩散阻挡图案LBP被插置在其之间。在示例性实施方式中，下扩散阻挡图案LBP可以在半导体柱SP和第一层间电介质层130之间延伸，但是不在半导体柱SP和栅电极GE之间延伸。下扩散阻挡图案LBP可以具有其高度与半导体柱SP的底表面的高度基本上相同的底表面。在一些实施方式中，如图1C所示，下扩散阻挡图案LBP的底表面可以位于第一源极/漏极区SD1中。在这样的示例性实施方式中，下扩散阻挡图案LBP的底表面可以位于金属硅化物层120的底表面下面，但是本发明构思不限于此。下扩散阻挡图案LBP可以包括例如硅氮化物、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅氧碳氮化物(SiOCN)中的至少一种。
上扩散阻挡图案UBP可以被提供为围绕半导体柱SP的上侧壁。上扩散阻挡图案UBP可以被插置在半导体柱SP和第二层间电介质层132之间。在示例性实施方式中，上扩散阻挡图案UBP可以不在半导体柱SP和栅电极GE之间延伸。上扩散阻挡图案UBP可以包括例如硅氮化物、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅氧碳氮化物(SiOCN)中的至少一种。
栅极电介质层GI可以插置在栅电极GE和半导体柱SP之间。栅极电介质层GI可以包括诸如铝氧化物、铪氧化物、锆氧化物、硅酸铪或硅酸锆的高k电介质材料的至少一种。
在一些示例性实施方式中，如图1C所示，栅极电介质层GI可以延伸到栅电极GE的顶表面和底表面上。在其中虚设栅电极DGE如图1C所示地被提供的实施方式中，虚设栅极电介质层DGI可以被提供在虚设栅电极GE的顶表面和底表面上。
在其中栅极电介质层GI延伸到栅电极GE的顶表面和底表面上的示例性实施方式中，如图3A所示，半导体柱SP在其水平地对应于栅电极GE的侧壁上可以没有凹陷区域。
在其中栅极电介质层GI延伸到栅电极GE的顶表面和底表面上的另外的示例性实施方式中，如图3B所示，半导体柱SP在其水平地对应于栅电极GE的侧壁处可以包括凹陷区域SP_R。在这样的实施方式中，栅极电介质层GI可以被形成为与凹陷区域SP_R一致。
在示例性实施方式中，与图1C所示不同，栅极电介质层GI可以沿着半导体柱SP的侧壁延伸，如图3C所示。在这样的示例性实施方式中，与图1C所示不同，虚设栅极电介质层DGI可以不提供在虚设栅电极DGE的顶表面和底表面上。
再参考图1C，第三层间电介质层136可以提供在第二层间电介质层132上。第三层间电介质层136可以覆盖半导体柱SP的顶表面。第三层间电介质层136可以包括例如硅氧化物。
第一接触CNT1可以被提供为穿透第三层间电介质层136并且可以连接到第二源极/漏极区SD2。第二接触CNT2可以被提供为穿透第三层间电介质层136和第二层间电介质层132，并且可以连接到栅电极GE。第三接触CNT3可以被提供为穿透第三层间电介质层136、填充绝缘层134和第一层间电介质层130，并且可以连接到金属硅化物层120。第一至第三接触CNT1、CNT2和CNT3中的每个可以包括阻挡层和金属层。阻挡层可以包括例如钛氮化物、钽氮化物、钨氮化物、铪氮化物和锆氮化物中的至少一种。金属层可以包括例如钨、铜、钛、钽、铝和铂中的至少一种。
根据示例性实施方式，第一源极/漏极区SD1可以被具有相对低的电阻率的金属硅化物层120覆盖。金属硅化物层120可以电连接到第三接触CNT3，并且水平地延伸以与半导体柱SP相邻。因此，与金属硅化物层120不被提供或者被局部地形成在第三接触CNT3的下部分上的情况相比，在第三接触CNT3和半导体柱SP之间可以实现相对低的电阻。
根据示例性实施方式，子杂质区SDR可以形成在半导体柱SP的下部分中。子杂质区SDR可以具有与第一源极/漏极区SD1相同的导电性，并且可以连接到第一源极/漏极区SD1。然后子杂质区SDR可以用作第一源极/漏极区SD1的延伸，从而减小沟道区CH的长度。因此，根据示例性实施方式，在第一源极/漏极区SD1和第二源极/漏极区SD2之间可以实现相对低的电阻，并且半导体器件100可以被提供为具有改善的电特性。
也就是，在根据本发明构思的原理的示例性实施方式中，金属硅化物层在接触和半导体柱之间提供低电阻路径，半导体柱包括第二源极/漏极区、沟道区和子杂质区。子杂质区从第一源极/漏极区通过金属硅化物层并朝第二源极/漏极区延伸，从而减小第一源极/漏极区和第二源极/漏极区之间的沟道长度和电阻。子杂质区包括与第一源极/漏极区相同极性的杂质，在两个区域之间的界面处具有匹配的浓度以及随着距界面的距离增加而减小的浓度。
图4是示出根据本发明构思的示例性实施方式的半导体器件的剖视图。例如，图4可以是对应于图1A或图1B的线I-I'的剖视图。
参考图4，可以提供半导体器件101。与参考图1A至图1C、图2和图3A至图3C讨论的半导体器件100的那些基本上相同或类似的本实施方式构造的部件被分配为具有相同的附图标记，并且将省略其重复说明。在下文中，半导体柱SP和下扩散阻挡图案LBP可以被选择性地详细解释，并且其它元件的说明可以与参考图1A至图1C，图2和图3A至图3C讨论的那些基本上相同。
半导体柱SP可以穿透金属硅化物层120，并且可以连接到半导体基板110。半导体柱SP可以基本上垂直于半导体基板110的顶表面延伸且穿透第一层间电介质层130。半导体柱SP的一部分可以突出在第一层间电介质层130之上。半导体柱SP的底表面可以位于与半导体基板110的顶表面或第一源极/漏极区SD1的顶表面的高度相同的高度处。
半导体柱SP可以包括形成在其上部分中的第二源极/漏极区SD2、形成在其下部分中的子杂质区SDR以及在第二源极/漏极区SD2和子杂质区SDR之间的沟道区CH。
例如，第二源极/漏极区SD2可以是具有第一导电性的区域，并且可以具有高度掺杂的第一导电类型杂质。
例如，子杂质区SDR可以是具有第一导电性的区域，并且可以包括第一导电类型杂质。在示例性实施方式中，如参考图2讨论的，子杂质区SDR可以具有浓度分布，其中第一导电类型杂质的浓度随着距子杂质区SDR的底表面的距离增加而减小。
沟道区CH可以位于第二源极/漏极区SD2和子杂质区SDR之间。例如，沟道区CH可以是具有与第一导电性不同的第二导电性的区域，并且可以包括低掺杂的第二导电类型杂质。在示例性实施方式中，沟道区CH中包括的第二导电类型杂质的浓度可以小于第一源极/漏极区SD1和第二源极/漏极区SD2的每个中包括的第一导电类型杂质的浓度。
下扩散阻挡图案LBP可以被提供在半导体柱SP的下侧壁上。下扩散阻挡图案LBP可以插置在半导体柱SP(或子杂质区SDR)和金属硅化物层120之间，使得半导体柱SP可以与金属硅化物层120间隔开。下扩散阻挡图案LBP的底表面可以位于与半导体柱SP的底表面基本相同的高度处。因此，如图4所示，下扩散阻挡图案LBP的底表面可以位于与第一源极/漏极区SD1的顶表面基本相同的高度处。
根据示例性实施方式，第一源极/漏极区SD1可以被具有相对低电阻率的金属硅化物层120覆盖。金属硅化物层120可以电连接到第三接触CNT3，并且水平地延伸以与半导体柱SP相邻。结果，与金属硅化物层120不被提供或被局部地形成在第三接触CNT3的下部分上的情况相比，在第三接触CNT3和半导体柱SP之间可以实现相对低的电阻。
根据示例性实施方式，子杂质区SDR可以形成在半导体柱SP的下部分中。子杂质区SDR可以具有与第一源极/漏极区SD1相同的导电性，并且可以连接到第一源极/漏极区SD1。然后，子杂质区SDR可以用作第一源极/漏极区SD1的延伸并且减小沟道区CH的长度。因此，根据示例性实施方式，在第一源极/漏极区SD1和第二源极/漏极区SD2之间可以实现相对低的电阻，并且半导体器件101可以被提供为具有改善的电特性。
图5A至图13A是示出根据本发明构思的示例性实施方式的用于制造半导体器件的方法的平面图。图5B至图13B是沿图5A至图13A的线I-I'截取的剖视图。与参考图1A至图1C、图2和图3A至图3C讨论的半导体器件100的元件基本相同或相似的本实施方式的元件被分配为具有相同的附图标记，并且将省略其重复说明。
参考图5A和图5B，可以提供半导体基板110。半导体基板110可以是例如硅基板或绝缘体上硅(SOI)基板。
器件隔离层112可以形成在半导体基板110上以限定其有源区ACT。器件隔离层112可以通过浅沟槽隔离(STI)工艺形成。在示例性实施方式中，器件隔离层112的形成可以包括形成限定有源区ACT的沟槽T，形成填充沟槽T的绝缘层，以及平坦化绝缘层。
第一源极/漏极区SD1在有源区ACT的上部分中可以形成为具有第一导电性。通过例如执行离子注入以将第一导电类型杂质注入到其上形成有器件隔离层112的半导体基板110的整个表面中，第一源极/漏极区SD1可以被形成。
参考图6A和图6B，金属层125可以形成在半导体基板110的整个表面上。金属层125可以覆盖有源区ACT的顶表面(或第一源极/漏极区SD1的顶表面)，并且另外地覆盖器件隔离层112的顶表面。金属层125可以使用例如化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。金属层125可以包括例如钴或镍。
金属氮化物层127可以形成在金属层125上。金属氮化物层127可以使用例如化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。金属氮化物层127可以包括例如钛氮化物。在一些示例性实施方式中，与图6A和图6B所示的不同，金属氮化物层127的形成可以被略过。
参考图7A和图7B，金属硅化物层120可以被形成以覆盖有源区ACT的顶表面(或第一源极/漏极区SD1的顶表面)。金属硅化物层120的形成可以包括在其上形成有金属层125的半导体基板110上执行热处理(例如快速热退火(RTA))。热处理可以允许金属层125与有源区ACT的上部分反应，使得金属硅化物层120可以被形成。金属层125可以不与器件隔离层112反应。因此，金属硅化物层120可以局部地形成在有源区ACT上。金属氮化物层127可以用于在金属硅化物层120的形成期间保护金属层125。在形成金属硅化物层120之后，去除工艺可以被执行以去除金属氮化物层127和没有与有源区ACT的上部分反应的剩余金属层125。
参考图8A和图8B，第一层间电介质层130、牺牲层SL和第二层间电介质层132可以被顺序地形成在其上形成有金属硅化物层120的半导体基板110的整个表面上。牺牲层SL相对于第一层间电介质层130和第二层间电介质层132可以具有蚀刻选择性。例如，牺牲层SL可以包括硅氮化物，并且第一层间电介质层130和第二层间电介质层132可以包括硅氧化物。第一层间电介质层130、牺牲层SL和第二层间电介质层132的每个可以使用例如化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。
参考图9A和图9B，垂直孔VH可以被形成为穿透金属硅化物层120、第一层间电介质层130、牺牲层SL和第二层间电介质层132。半导体基板110可以通过垂直孔VH的底表面暴露。垂直孔VH的形成可以包括在第二层间电介质层131上形成第一掩模图案MP1，并且使用第一掩模图案MP1作为蚀刻掩模顺序地蚀刻(例如各向异性蚀刻)第二层间电介质层132、牺牲层SL、第一层间电介质层130和金属硅化物层120。
在一些示例性实施方式中，如图9B所示，垂直孔VH的底表面可以位于第一源极/漏极区SD1中。换言之，第一源极/漏极区SD1的上部分可以通过用于形成垂直孔VH的工艺被凹入。这些实施方式可以用于制造参考图1C讨论的半导体器件100。
在一些示例性实施方式中，与图9B所示的不同，垂直孔VH的底表面可以位于与第一源极/漏极区SD1的顶表面基本相同的高度。换言之，第一源极/漏极区SD1的上部分可以不通过用于形成垂直孔VH的工艺被实质上凹入。这些实施方式可以用于制造参考图4讨论的半导体器件101。
参考图10A和图10B，扩散阻挡层BL可以被形成为共形地覆盖垂直孔VH的侧壁。扩散阻挡层BL的形成可以包括形成初始扩散阻挡层(未示出)以共形地覆盖垂直孔VH并且蚀刻(例如各向异性蚀刻)初始扩散阻挡层。初始扩散阻挡层可以使用例如化学气相沉积(CVD)或原子层沉积(ALD)工艺形成。初始扩散阻挡层的蚀刻可以暴露垂直孔VH的底表面(或半导体基板110)。
半导体柱SP可以被形成为填充垂直孔VH。半导体柱SP可以具有与第一导电性不同的第二导电性。半导体柱SP的形成可以包括执行外延生长工艺，其中通过垂直孔VH的底表面暴露的半导体基板110被用作籽晶层并且执行平坦化工艺直到第二层间电介质层132的顶表面被暴露。在外延生长工艺期间，第二导电类型杂质可以被原位掺杂。
在一些示例性实施方式中，在形成半导体柱SP之前，工艺还可以被执行以在扩散阻挡层BL上形成栅极电介质层(未示出)。例如，这种示例性实施方式可以用于制造参考图3C讨论的半导体器件。
在一些示例性实施方式中，在形成半导体柱SP之前，栅极电介质层(未示出)可以不被形成在扩散阻挡层BL上。例如，这种示例性实施方式可以用于制造参考图3A和图3B讨论的半导体器件。
第二源极/漏极区SD2可以形成在半导体柱SP的上部分中。第二源极/漏极区SD2可以具有第一导电性。第二源极/漏极区SD2的形成可以包括执行离子注入以将第一导电类型杂质注入到其上形成有半导体柱SP的半导体基板110的整个表面中。
根据其中半导体柱SP具有与第一源极/漏极区SD1接触的底表面的实施方式，如图10B所示，具有第一导电性的子杂质区SDR可以形成在半导体柱SP的下部分中。子杂质区SDR可以通过第一源极/漏极区SD1中包括的第一导电类型杂质的扩散来形成。例如，可以在用于形成第二源极/漏极区SD2的工艺期间向半导体基板110提供热，并且热可以促进第一导电类型杂质从第一源极/漏极区SD1扩散到半导体柱SP的下部分中。例如，这样的示例性实施方式可以用于制造参考图1C或图4讨论的半导体器件。
参考图11A和图11B，开口132_O可以形成为穿透第二层间电介质层132。牺牲层SL可以通过开口132_O暴露。当在平面图中被观察时，开口132_O可以形成为包围半导体柱SP同时与其间隔开。开口132_O的形成可以包括在第二层间电介质层132上形成第二掩模图案MP2并且使用第二掩模图案MP2作为蚀刻掩模来蚀刻第二层间电介质层132。
参考图12A和图12B，牺牲层SL可以被去除。牺牲层SL的去除可以形成栅极分离区GSR、栅极区GR和虚设栅极区DGR。当在平面图中被观察时，栅极分离区GSR可以是其中牺牲层SL的在开口132_O下面的部分被去除的区域。当在平面图中被观察时，栅极区GR可以是其中牺牲层SL的一部分从开口132_O的内侧去除的区域。当在平面图中被观察时，虚设栅极区DGR可以是其中牺牲层SL的一部分从开口132_O的外侧去除的区域。牺牲层SL可以例如通过各向同性地蚀刻由开口132_O暴露的牺牲层SL而被去除。例如，当牺牲层SL包括硅氮化物时，牺牲层SL的去除可以使用包括磷酸的蚀刻剂来执行。
牺牲层SL的去除可以暴露扩散阻挡层BL的一部分，并且另外地去除扩散阻挡层BL的暴露部分。因此，扩散阻挡层BL可以被分离成下扩散阻挡图案LBP和上扩散阻挡图案UBP。栅极区GR可以包括扩散阻挡层的一部分从其去除的区域。
在一些示例性实施方式中，牺牲层SL的去除可以使由栅极区GR暴露的半导体柱SP的侧壁凹入。例如，这样的示例性实施方式可以用于制造参考图3B讨论的半导体器件。
参考图13A和图13B，栅极电介质层GI和栅电极GE可以被顺序形成在栅极区GR中。
在示例性实施方式中，初始栅极电介质层(未示出)可以被形成为共形地覆盖栅极区GR，然后初始栅电极层(未示出)可以被形成为填充栅极区GR。在示例性实施方式中，例如，初始栅极电介质层和初始栅电极层可以延伸到栅极分离区GSR、虚设栅极区DGR和开口132_O中。初始栅极电介质层和初始栅电极层中的每个可以通过例如使用化学气相沉积(CVD)或原子层沉积(ALD)工艺被形成。
初始栅极电介质层和初始栅电极层可以从栅极分离区GSR和开口132_O的内部去除。保留在栅极区GR内部的初始栅极电介质层可以被称为栅极电介质层GI，并且保留在虚设栅极区DGR内部的初始栅极电介质层可以被称为虚设栅极电介质层DGI。保留在栅极区GR内部的初始栅电极层可以被称为栅电极GE，保留在虚设栅极区DGR内部的初始栅极电介质层可以被称为虚设栅电极DGE。例如，湿蚀刻工艺可以被执行以部分地去除初始栅极电介质层和初始栅电极层的每个。
在其中在形成半导体柱SP之前形成栅极电介质层的示例性实施方式中，可以省略在栅极区GR中形成栅极电介质层GI。例如，这样的示例性实施方式可以用于制造参考图3C讨论的半导体器件。
填充绝缘层134可以形成为填充栅极分离区GSR和开口132_O。填充绝缘层134的形成可以包括形成初始填充绝缘层(未示出)以填充栅极分离区GSR和开口132_O，然后执行平坦化工艺直到第二层间电介质层132的顶表面被暴露。初始填充绝缘层可以使用例如化学气相沉积(CVD)或物理气相沉积(PVD)工艺被形成。
在栅极电介质层GI、栅电极GE和填充绝缘层134的形成期间可以向半导体基板110提供热，并且热可以促进第一导电类型杂质从第一源极/漏极区SD1扩散到半导体柱SP的下部分中。因此，子杂质区SDR可以扩展，并且子杂质区SDR的顶表面可以升高。
再参考图1A至图1C，第三层间电介质层136可以被形成为覆盖第二层间电介质层132、填充绝缘层134和半导体柱SP。第三层间电介质层136可以使用例如化学气相沉积(CVD)或物理气相沉积(PVD)工艺被形成。
第一接触CNT1可以形成为穿透第三层间电介质层136并且可以连接到第二源极/漏极区SD2，第二接触CNT2可以形成为穿透第三间电介质层136和第二层间电介质层132并且可以连接到栅电极GE，并且第三接触CNT3可以形成为穿透第三层间电介质层136、填充绝缘层134和第一层间电介质层130并且可以连接到金属硅化物层120。第一接触CNT1的形成可以包括例如形成穿透第三层间电介质层136并暴露第二源极/漏极区SD2的第一接触孔，然后形成导电层以填充第一接触孔。第二接触CNT2的形成可以包括例如形成穿透第二层间电介质层132和第三层间电介质层136并暴露栅电极GE的第二接触孔，然后形成导电层以填充第二接触孔。第三接触CNT3的形成可以包括例如形成穿透第一层间电介质层130、填充绝缘层134和第三层间电介质层136并暴露金属硅化物层120的第三接触孔，然后形成导电层以填充第三接触孔。
根据本发明构思的示例性实施方式，第一源极/漏极区可以被具有相对低的电阻率的金属硅化物层覆盖。金属硅化物层可以电连接到第三接触并且水平地延伸以与半导体柱相邻。因此，与金属硅化物层不被提供或被局部地形成在第三接触的下部分上的情况相比，在第三接触和半导体柱之间可以实现相对低的电阻。
此外，子杂质区可以形成在半导体柱的下部分中。子杂质区可以具有与第一源极/漏极区相同的导电性，并且可以连接到第一源极/漏极区。以这种方式，子杂质区可以用作第一源极/漏极区的延伸，并且可以减小沟道区的长度。结果，在根据本发明构思的原理的示例性实施方式中，在第一源极/漏极区和第二源极/漏极区之间可以实现相对低的电阻。
尽管本发明构思已经结合附图中示出的本发明构思的实施方式被描述，但是本发明构思不限于此。对于本领域技术人员来说将明显的是，可以对其进行各种替换、修改和改变而不背离本发明构思的范围和精神。
本专利申请要求享有2016年3月21日提交的韩国专利申请第10-2016-0033520号的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种半导体器件，包括：
半导体基板，其包括在所述半导体基板的上部分中的第一源极/漏极区；
金属硅化物层，其覆盖所述第一源极/漏极区的顶表面；
层间电介质层，其覆盖所述金属硅化物层的顶表面；
半导体柱，其穿透所述金属硅化物层和所述层间电介质层，并连接到所述半导体基板的所述上部分中的所述第一源极/漏极区，所述半导体柱包括在所述半导体柱的上部分中的第二源极/漏极区和在所述半导体柱的下部分中的子杂质区；
在所述层间电介质层上的栅电极，所述栅电极在平面图中围绕所述半导体柱；以及
连接到所述金属硅化物层的接触，
其中所述半导体柱包括位于延伸通过所述金属硅化物层并延伸到所述第一源极/漏极区中的凹陷中的底表面，使得所述半导体柱的所述底表面低于所述第一源极/漏极区的所述顶表面，
其中扩散阻挡图案围绕所述半导体柱的下侧壁，所述扩散阻挡图案插置在所述半导体柱和所述金属硅化物层之间并在所述半导体柱和所述层间电介质层之间延伸，所述扩散阻挡图案和所述子杂质区覆盖所述凹陷的底表面，
其中所述子杂质区包括比所述金属硅化物层的顶表面更高的顶表面，
其中所述子杂质区和所述第一源极/漏极区中的每个包括第一导电类型杂质，以及
其中所述第一导电类型杂质的浓度在所述子杂质区中比在所述第一源极/漏极区中小。
2.根据权利要求1所述的半导体器件，其中所述半导体柱和所述金属硅化物层彼此水平地间隔开，并且所述扩散阻挡图案插置在其之间。
3.根据权利要求1所述的半导体器件，其中所述扩散阻挡图案包括比所述金属硅化物层的底表面更低的底表面。
4.根据权利要求1所述的半导体器件，其中所述第二源极/漏极区的侧表面与所述半导体柱的侧表面对准。
5.根据权利要求1所述的半导体器件，其中所述栅电极在平面图中交叠所述金属硅化物层。
6.根据权利要求5所述的半导体器件，其中所述金属硅化物层在平面图中具有比所述栅电极的面积更大的面积。
7.根据权利要求1所述的半导体器件，还包括器件隔离层，所述器件隔离层提供在所述半导体基板上并且限定所述半导体基板的有源区，
其中所述第一源极/漏极区在所述有源区中，以及
其中所述金属硅化物层覆盖所述有源区的顶表面。
8.根据权利要求1所述的半导体器件，其中所述子杂质区包括具有与所述第一源极/漏极区相同的导电性的杂质，以及
其中所述子杂质区的底表面低于所述第一源极/漏极区的所述顶表面。
9.一种半导体器件，包括：
半导体基板，其包括在所述半导体基板的上部分中的第一源极/漏极区，所述第一源极/漏极区具有第一导电性；
连接到所述半导体基板的半导体柱；
在所述第一源极/漏极区上的栅电极，所述栅电极在平面图中围绕所述半导体柱；
金属硅化物层，其覆盖所述第一源极/漏极区的顶表面；
第一层间电介质层，其覆盖所述金属硅化物层的顶表面；
下扩散阻挡图案，其围绕所述半导体柱的下侧壁，所述下扩散阻挡图案插置在所述半导体柱和所述金属硅化物层之间并在所述半导体柱和所述第一层间电介质层之间延伸；
在所述栅电极上的第二层间电介质层，所述栅电极插置在所述第一层间电介质层和所述第二层间电介质层之间；以及
上扩散阻挡图案，其围绕所述半导体柱的上侧壁，所述上扩散阻挡图案插置在所述半导体柱和所述第二层间电介质层之间，
其中所述半导体柱包括：
在所述半导体柱的上部分中的第二源极/漏极区，所述第二源极/漏极区具有所述第一导电性；
在所述半导体柱的下部分中的子杂质区，所述子杂质区具有所述第一导电性，所述子杂质区的底表面低于所述第一源极/漏极区的顶表面；以及
在所述第二源极/漏极区和所述子杂质区之间的沟道区，所述沟道区具有不同于所述第一导电性的第二导电性。
10.根据权利要求9所述的半导体器件，其中所述子杂质区和所述第一源极/漏极区的每个包括第一导电类型杂质，
所述第一导电类型杂质的浓度在所述子杂质区中比在所述第一源极/漏极区中小。
11.根据权利要求9所述的半导体器件，其中所述子杂质区包括第一导电类型杂质，
所述子杂质区具有浓度分布，其中所述第一导电类型杂质的浓度随着距所述子杂质区和所述第一源极/漏极区之间的界面的距离增加而减小。
12.根据权利要求9所述的半导体器件，其中所述子杂质区包括比所述第一源极/漏极区的顶表面更高的顶表面。
13.根据权利要求9所述的半导体器件，其中所述子杂质区具有位于所述第一源极/漏极区中的底部。
14.根据权利要求9所述的半导体器件，
其中所述子杂质区和所述金属硅化物层彼此水平地间隔开，并且所述下扩散阻挡图案插置在其之间，以及
其中所述子杂质区的顶表面高于所述金属硅化物层的顶表面。
15.一种半导体器件，包括：
在半导体基板的上部分中的第一源极/漏极区；
在所述第一源极/漏极区的顶表面处的低电阻层；
覆盖所述低电阻层的顶表面的第一层间电介质层；
半导体柱，其在延伸的第一方向上延伸通过所述低电阻层和所述第一层间电介质层，并且连接到在所述半导体基板的所述上部分中的所述第一源极/漏极区，所述半导体柱包括在其上部分中的第二源极/漏极区；
围绕所述半导体柱的下侧壁的下扩散阻挡图案，所述下扩散阻挡图案插置在所述半导体柱与所述低电阻层和所述第一层间电介质层的每个之间；
在所述第一层间电介质层上的栅电极，所述栅电极在横向于所述延伸的第一方向的第二方向上围绕所述半导体柱；
在所述栅电极上的第二层间电介质层，所述半导体柱在所述延伸的第一方向上延伸通过所述第二层间电介质层；
围绕所述半导体柱的上侧壁的上扩散阻挡图案，所述上扩散阻挡图案插置在所述半导体柱和所述第二层间电介质层之间，所述上扩散阻挡图案与所述下扩散阻挡图案间隔开，并且所述栅电极插置在其之间；以及
连接到所述低电阻层的接触，
其中所述半导体柱包括位于所述第一源极/漏极区中的底表面，使得所述半导体柱的所述底表面低于所述第一源极/漏极区的所述顶表面。
16.根据权利要求15所述的半导体器件，其中所述低电阻层包括金属硅化物层。
17.根据权利要求15所述的半导体器件，其中所述半导体柱和所述低电阻层彼此水平地间隔开，并且所述下扩散阻挡图案被插置在其之间，其中所述半导体柱还包括：
子杂质区，其在所述半导体柱的下部分中并具有与所述第一源极/漏极区形成界面的底表面，其中在所述界面处所述子杂质区包括具有与所述第一源极/漏极区相同的导电性和浓度的杂质，并且随着距所述界面的距离增加具有减小的杂质浓度。
18.根据权利要求17所述的半导体器件，
其中所述下扩散阻挡图案包括比所述低电阻层的底表面更低的底表面，以及
其中所述子杂质区包括比所述低电阻层的顶表面更高的顶表面。
19.根据权利要求15所述的半导体器件，其中所述栅电极围绕所述半导体柱的一部分，所述半导体柱的所述一部分在所述半导体柱的与所述第一源极/漏极区和所述第二源极/漏极区之间的沟道区重合的区域中。
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