KR20150037168A - 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법 - Google Patents

수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20150037168A
KR20150037168A KR20130116514A KR20130116514A KR20150037168A KR 20150037168 A KR20150037168 A KR 20150037168A KR 20130116514 A KR20130116514 A KR 20130116514A KR 20130116514 A KR20130116514 A KR 20130116514A KR 20150037168 A KR20150037168 A KR 20150037168A
Authority
KR
South Korea
Prior art keywords
pillar pattern
forming
gate electrode
insulating film
electrode material
Prior art date
Application number
KR20130116514A
Other languages
English (en)
Inventor
김민석
윤효섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR20130116514A priority Critical patent/KR20150037168A/ko
Priority to US14/157,255 priority patent/US8975689B1/en
Priority to TW103120935A priority patent/TWI612585B/zh
Priority to CN201410332054.8A priority patent/CN104517854B/zh
Publication of KR20150037168A publication Critical patent/KR20150037168A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 기술은 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법에 관한 것으로, 본 기술에 따른 수직 채널을 갖는 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극 물질과 희생절연막을 순차적으로 적층하는 단계, 상기 게이트 전극 물질과 상기 희생절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계, 상기 홀의 내부 측벽에 게이트 절연막을 형성하는 단계, 상기 홀이 매립되도록 필라 패턴을 형성하는 단계, 상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계, 상기 희생절연막을 제거한 후 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계 및 상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 스페이서 질화 물질과 상기 게이트 전극 물질을 제거하는 단계를 포함할 수 있다.

Description

수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE HAVING VERTICAL CHANNEL TRANSITER AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여 스위칭 소자, 비트라인, 워드라인 및 캐패시터간을 연결하기 위한 연결 부재들, 예컨대, 콘택부들을 매몰 형태로 제작하는 등의 다양한 시도가 계속되고 있다.
그 노력의 일환으로 스위칭 소자로 이용되는 모스 트랜지스터의 소스 및 드레인을 기판면에 대해 수직으로 배치시켜 수직 채널을 유도하는 수직 채널 반도체 소자가 제안되었다.
수직 채널 트랜지스터는 반도체 기판에 대해 수직인 필라(Pillar) 패턴, 그 주위에 형성되는 게이트 전극 및 게이트 전극을 중심으로 필라 패턴의 상하 가장자리에 형성되는 소스 및 드레인을 포함하여 수직 채널을 유도한다.
이와 같은 수직 채널 트랜지스터는 채널 길이를 증대시켜도 트랜지스터의 면적이 증대되지 않는다는 이점을 갖는다.
그에 반해 수직 채널 트랜지스터는 필라 패턴을 제작한 후 그 외주를 감싸도록 게이트 전극을 형성하는 등 그 제작 공정이 매우 복잡하다는 단점을 갖는다.
이를 보다 상세히 수직 채널 트랜지스터의 제조 과정을 살펴보면, 필라가 형성된 기판을 식각하여 필라 하부를 소정 폭만큼 리세스한 후 필라가 형성된 결과물의 전면에 게이트 절연막을 형성하고, 게이트 절연막이 형성된 결과물의 저면에 서라운딩 게이트 전극용 도전막을 증착한 후, 증착된 서라운딩 게이트 전극용 도전막을 스페이서 식각하여 필라 하부의 리세스된 부분에 측벽을 둘러싸는 서라운딩 게이트 전극을 형성한다.
여기서, 서라운딩 게이트 전극을 형성하기 위해 필라 하부를 리세스하기 때문에 필라 하부의 폭이 필라 상부의 폭보다 작아 결국 필라 패턴의 쓰러짐 현상이 발생하게 되는 문제점이 있다.
또한, 서라운딩 게이트 전극을 형성하기 위해 증착된 서라운딩 게이트 전극용 도전막을 스페이서 식각하는데 식각이 제대로 이루어지지 않아 필라 패턴이 분리되지 않고 서로 붙어버려 반도체 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 실시예는 필라 패턴의 쓰러짐이나 필라 패턴 간 붙어버리는 현상을 방지하여 반도체 메모리 장치의 신뢰성을 향상시킬 수 있도록 하는 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 수직 채널을 갖는 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극 물질과 희생절연막을 순차적으로 적층하는 단계, 상기 게이트 전극 물질과 상기 희생절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계, 상기 홀의 내부 측벽에 게이트 절연막을 형성하는 단계, 상기 홀이 매립되도록 필라 패턴을 형성하는 단계, 상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계, 상기 희생절연막을 제거한 후 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계 및 상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 스페이서 질화 물질과 상기 게이트 전극 물질을 제거하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법은 반도체 기판 상에 게이트 전극 물질과 절연막을 순차적으로 적층하는 단계, 상기 게이트 전극 물질과 상기 절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계, 상기 홀의 내부 측벽에 게이트 절연막을 형성하는 단계, 상기 홀이 매립되도록 필라 패턴을 형성하는 단계, 상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계, 상기 전극부를 일정높이만큼 리세스한 후, 상기 홀이 매립되도록 데이터 저장부를 형성하는 단계 및 상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 게이트 전극 물질을 제거하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자는 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 반도체 기판, 상기 반도체 기판 상부에 상부 방향으로 연장된 복수 개의 필라 패턴, 상기 필라 패턴의 외부 측벽에 일정 높이만큼 형성되는 게이트 전극 물질, 상기 게이트 전극 물질과 상기 필라 패턴 사이에 일자형으로 형성되는 게이트 절연막 및 상기 게이트 전극 물질 상부에 상기 필라 패턴을 감싸는 형상으로 형성되는 스페이서 질화 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법은 반도체 기판 상에 제1게이트 절연막을 형성하는 단계, 상기 제1게이트 절연막 상부에 게이트 전극 물질과 희생절연막을 순차적으로 적층하는 단계, 상기 제1게이트 절연막, 상기 게이트 전극 물질 및 상기 희생절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계, 상기 홀의 내부 측벽에 제2게이트 절연막을 형성하는 단계, 상기 홀이 매립되도록 필라 패턴을 형성하는 단계, 상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계, 상기 희생절연막을 제거한 후 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계 및 상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 스페이서 질화 물질과 상기 게이트 전극 물질을 제거하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 갖는 반도체 소자는 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 반도체 기판, 상기 반도체 기판 상부에 상부 방향으로 연장된 복수 개의 필라 패턴, 상기 필라 패턴의 외부 측벽에 일정 높이만큼 형성되는 제1게이트 절연막, 상기 제1게이트 절연막 상부에 일정 높이만큼 형성되는 게이트 전극 물질, 상기 제1게이트 절연막 및 상기 게이트 전극 물질과 상기 필라 패턴 사이에 일자형으로 형성되는 제2게이트 절연막 및 상기 게이트 전극 물질 상부에 상기 필라 패턴을 감싸는 형상으로 형성되는 스페이서 질화 물질을 포함할 수 있다.
본 기술은 공정 방법을 개선하여 필라 패턴의 쓰러짐이나 필라 패턴 간 붙어버리는 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
도 2a 내지 도 2i는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
도 1a에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 소자는 반도체 기판(110)이 제공되면 반도체 기판(110)에 패턴의 쓰러짐을 방지할 수 있도록 하기 위한 이온을 임플란트(Implant)한다. 여기서, 패턴의 쓰러짐을 방지할 수 있도록 하기 위한 이온으로는, 예를 들어, 질소(N+) 이온일 수 있다.
이후, 도 1b에 도시된 바와 같이, 상기 반도체 기판(110) 상부에 게이트 전극 물질(115)을 적층한 후, 게이트 전극 물질(115) 상부에 희생절연막(120)을 적층한다. 이때, 게이트 전극 물질(115)은, 예를 들어, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 텅스텐(W), 티타늄 실리사이드(TiSi2) 등으로 이루어질 수 있고, 상기 희생절연막(120)은 산화막일 수 있다. 또한, 게이트 전극 물질(115)과 희생절연막(120)의 적층 높이는 추후 게이트 전극 물질(115)이 제거되는 두께와 전체 수직 트랜지스터의 높이를 고려하여 적층한다.
이후, 도 1c에 도시된 바와 같이, 게이트 전극 물질(115)과 희생절연막(120)을 상기 반도체 기판(110)의 상부 표면으로부터 노출되도록 패터닝하여 홀(H)을 형성한 후, 상기 홀(H)의 내부에 게이트 절연막(125)을 증착한다. 이때, 반도체 기판(110)의 표면이 노출되도록 패터닝할 수도 있고, 도 1c에 도시된 바와 같이, 반도체 기판(110)이 상부 표면으로부터 일정 높이만큼 리세스되어 패터닝될 수도 있다. 또한, 상기 게이트 절연막(125)은 산화막일 수 있고, 원자층 증착법(Atomic Layer Depositon, ALD)을 이용하여 증착할 수 있다. 이후, 상기 게이트 절연막(125)을 상기 홀(H)의 바닥부가 노출되고 상기 홀(H)의 내부 측벽에만 형성되도록 식각한다. 다시 말해, 게이트 절연막(125)은 게이트 전극 물질(115)의 측벽에 대응하여 형성하는 것이 바람직할 것이다.
이후, 도 1d에 도시된 바와 같이, 상기 홀(H)이 매립되도록 에피택셜(Epitaxial) 성장 방법으로 필라 물질을 매립한 후, 필라 물질을 평탄화하여 액티브 필라 패턴(130)을 형성한다. 이후, 액티브 필라 패턴(130)을 일정 높이만큼 리세스(recess)한 후, 리세스된 액티브 필라 패턴(130) 상부에 콘택부(135)를 형성한다. 이렇게 형성된 콘택부(135) 상부에는 전극부(140)을 형성한다. 이때, 콘택부(135)는, 예를 들어, 실리사이드(Silicide)로 형성될 수 있고, 전극부(140)는 상기 게이트 전극 물질(115)과 동일한 물질로 형성될 수 있다. 이와 같이, 에피택셜 성장 방법으로 액티브 필라 패턴(130)을 형성함으로써 액티브 필라 패턴(130)의 쓰러짐을 방지할 수 있다. 또한, 에피택셜 성장 방법으로 형성된 액티브 필라 패턴(130)을 일정 높이만큼 리세스한 후, 콘택부(135)와 전극부(140)를 형성함으로써 하드마스크 공정을 수반하지 않아 공정을 보다 간소화시킬 수 있다.
이후, 도 1e에 도시된 바와 같이, 상기 결과물에서 희생절연막(120)을 딥 아웃(Dip out)한다. 이후, 상기 결과물의 상부 표면을 따라 스페이서 질화 물질(145)을 형성한다.
이후, 도 1f에 도시된 바와 같이, 상기 스페이서 질화 물질(145)과 함께 상기 액티브 필라 패턴(130) 외주로부터 지정된 거리만큼 이격된 부분의 게이트 전극 물질(115)을 리세스(recess)한다.
이후, 도 1g에 도시된 바와 같이, 상기 결과물 상부에 셀간 분리를 위한 절연막(150)을 일정높이만큼 형성하고, 상기 절연막(150) 상부에 희생막(155)을 형성한다. 이때, 절연막(150)은, 예를 들어, 질화막(Nitride)일 수 있고, 희생막(155)은, 예를 들어, SOD(Spin On Dielectric)일 수 있다.
이후, 도 1h에 도시된 바와 같이, 상기 절연막(150)이 평탄해지도록 상기 절연막(150)의 일부와 희생막(155)을 CMP한다.
도 2a 내지 도 2i는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 소자는 반도체 기판(210)이 제공되면 반도체 기판(210)에 패턴의 쓰러짐을 방지할 수 있는 이온을 임플란트(Implant)한다. 여기서, 패턴의 쓰러짐을 방지하기 위한 이온은, 예를 들어, 질소(N+) 이온을 일 수 있다.
이후, 도 2b에 도시된 바와 같이, 상기 반도체 기판(210) 상부에 게이트 전극 물질(215)을 적층한 후, 게이트 전극 물질(215) 상부에 희생절연막(220)을 적층한다. 이때, 게이트 전극 물질(215)은, 예를 들어, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 텅스텐(W), 티타늄 실리사이드(TiSi2) 등으로 이루어질 수 있고, 상기 희생절연막(220)은 산화막일 수 있다. 여기서, 앞서 설명한 도 1b와의 차이점을 설명하면, 도 1b에 비해 희생절연막(220)의 적층 높이가 상이할 수 있다. 이때, 게이트 전극 물질(215)과 희생절연막(220)의 적층 높이는 추후 게이트 전극 물질(215)이 제거되는 두께와 전체 수직 트랜지스터의 높이를 고려하여 적층할 수 있다.
이후, 도 2c에 도시된 바와 같이, 게이트 전극 물질(215)과 희생절연막(220)을 상기 반도체 기판(210)의 상부 표면으로부터 노출되도록 패터닝하여 홀(H)을 형성한 후, 상기 홀(H)의 내부에 게이트 절연막(225)을 증착한다. 이때, 상기 게이트 절연막(225)은 산화막일 수 있고, 원자층 증착법(Atomic Layer Depositon, ALD)을 이용하여 증착할 수 있다. 이후, 상기 게이트 절연막(225)을 상기 홀(H)의 바닥부가 노출되고 상기 홀(H)의 내부 측벽에만 형성되도록 식각한다. 다시 말해, 게이트 절연막(225)은 게이트 전극 물질(215)의 측벽에 대응하여 형성한다.
이후, 도 2d에 도시된 바와 같이, 상기 홀(H)이 매립되도록 에피택셜(Epitaxial) 성장 방법으로 필라 물질을 매립한 후, 필라 물질을 평탄화하여 액티브 필라 패턴(230)을 형성한다. 이후, 액티브 필라 패턴(230)을 일정 높이만큼 리세스(recess)한 후, 리세스된 액티브 필라 패턴(230) 상부에 콘택부(235)를 형성한다. 이렇게 형성된 콘택부(235) 상부에는 전극부(240)을 형성한다. 이때, 콘택부(135)는, 예를 들어, 실리사이드(Silicide)로 형성될 수 있고, 전극부(140)는 상기 게이트 전극 물질(115)과 동일한 물질로 형성될 수 있다. 이와 같이, 에피택셜 성장 방법으로 액티브 필라 패턴(230)을 형성함으로써 액티브 필라 패턴(230)의 쓰러짐을 방지할 수 있다. 또한, 에피택셜 성장 방법으로 형성된 액티브 필라 패턴(230)을 일정 높이만큼 리세스한 후, 콘택부(235)와 전극부(240)를 형성함으로써 하드마스크 공정을 수반하지 않아 공정을 보다 간소화시킬 수 있다.
이후, 도 2e에 도시된 바와 같이, 상기 전극부(240)를 일정 높이만큼 리세스한 후, 리세스된 전극부(240) 상부에 상기 홀(H)이 매립되도록 데이터 저장부(245)를 형성한다. 여기서, 데이터 저장부(245)는 상변화 물질, 전이금속 산화물, 페로브스카이트, 폴리머 등이 이용될 수 있다.
이후, 도 2f에 도시된 바와 같이, 상기 결과물에서 희생절연막(220)을 딥 아웃(Dip out)한다. 이후, 상기 결과물의 상부 표면을 따라 스페이서 질화 물질(250)을 형성한다. 이때, 스페이서 질화 물질(250)은, 예를 들어, 질화물(Nitride)일 수 있다.
이후, 도 2g에 도시된 바와 같이, 상기 스페이서 질화 물질(250)과 함께 상기 액티브 필라 패턴(230) 외주로부터 지정된 거리만큼 이격된 부분의 게이트 전극 물질(215)을 리세스(recess)한다.
이후, 도 2h에 도시된 바와 같이, 상기 결과물 상부에 셀간 분리를 위한 절연막(255)을 일정높이만큼 형성하고, 상기 절연막(255) 상부에 희생막(260)을 형성한다. 이때, 절연막(255)은, 예를 들어, 질화막(Nitride)일 수 있고, 희생막(260)은, 예를 들어, SOD(Spin On Dielectric)일 수 있다.
이후, 도 2i에 도시된 바와 같이, 상기 절연막(255)이 평탄해지도록 상기 절연막(255)의 일부와 희생막(260)을 CMP한다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면이다.
도 3a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판(310)이 제공되면 반도체 기판(310)에 패턴의 쓰러짐을 방지할 수 있도록 하기 위한 이온을 임플란트(Implant)한다. 여기서, 패턴의 쓰러짐을 방지할 수 있도록 하기 위한 이온으로는, 예를 들어, 질소(N+) 이온일 수 있다.
이후, 도 3b에 도시된 바와 같이, 상기 반도체 기판(310) 상부에 제1게이트 절연막(315)을 적층한 후, 상기 제1게이트 절연막(315) 상부에 게이트 전극 물질(320)을 적층하고, 게이트 전극 물질(320) 상부에 희생절연막(325)을 적층한다. 이때, 게이트 전극 물질(320)은, 예를 들어, 티타늄 질화막(TiN), 탄탈 질화막(TaN), 텅스텐(W), 티타늄 실리사이드(TiSi2) 등으로 이루어질 수 있고, 상기 희생절연막(325)은 제1게이트 절연막(315)과 동일 물질인 산화막일 수 있다. 여기서, 제1게이트 절연막(315)을 형성하는 이유는 누설 전류(leakage)를 줄일 수 있기 때문이고, 상기 제1게이트 절연막(315)의 두께를 두껍게 형성할수록 누설 전류(leakage)를 더 줄일 수 있다. 또한, 게이트 전극 물질(320)과 희생절연막(325)의 적층 높이는 추후 게이트 전극 물질(320)이 제거되는 두께와 전체 수직 트랜지스터의 높이를 고려하여 적층한다.
이후, 도 3c에 도시된 바와 같이, 제1게이트 절연막(315), 게이트 전극 물질(320) 및 희생절연막(325)을 상기 반도체 기판(310)의 상부 표면으로부터 노출되도록 패터닝하여 홀(H)을 형성한 후, 상기 홀(H)의 내부에 제2게이트 절연막(330)을 증착한다. 이때, 반도체 기판(310)의 표면이 노출되도록 패터닝할 수도 있고, 도 3c에 도시된 바와 같이, 반도체 기판(310)이 상부 표면으로부터 일정 높이만큼 리세스되어 패터닝될 수도 있다. 또한, 상기 제2게이트 절연막(330)은 상기 제1게이트 절연막(315)과 동일 물질, 예를 들어, 산화막으로 형성될 수 있고, 원자층 증착법(Atomic Layer Depositon, ALD)을 이용하여 증착할 수 있다. 이후, 상기 제2게이트 절연막(330)을 상기 홀(H)의 바닥부가 노출되고 상기 홀(H)의 내부 측벽에만 형성되도록 식각한다.
이후, 도 3d에 도시된 바와 같이, 상기 홀(H)이 매립되도록 에피택셜(Epitaxial) 성장 방법으로 필라 물질을 매립한 후, 필라 물질을 평탄화하여 액티브 필라 패턴(335)을 형성한다.
이후, 액티브 필라 패턴(335)을 일정 높이만큼 리세스(recess)한 후, 리세스된 액티브 필라 패턴(335) 상부에 콘택부(340)를 형성한다. 이렇게 형성된 콘택부(340) 상부에는 전극부(345)를 형성한다. 이때, 액티브 필라 패턴(335)을 형성한 후 리세스할 때, X 또는 Y 방향으로 리세스를 진행할 수 있다. 이에 따라, 라인(line) 한 방향으로 게이트 전류가 흐를 수 있도록 변경할 수 있고, 평면상 라인의 한 방향으로 되어 저항을 낮출 수 있게 된다. 여기서, 콘택부(340)는, 예를 들어, 실리사이드(Silicide)로 형성될 수 있고, 전극부(345)는 상기 게이트 전극 물질(320)과 동일한 물질로 형성될 수 있다. 이와 같이, 에피택셜 성장 방법으로 액티브 필라 패턴(335)을 형성함으로써 액티브 필라 패턴(335)의 쓰러짐을 방지할 수 있다. 또한, 에피택셜 성장 방법으로 형성된 액티브 필라 패턴(335)을 일정 높이만큼 리세스한 후, 콘택부(340)와 전극부(345)를 형성함으로써 하드마스크 공정을 수반하지 않아 공정을 보다 간소화시킬 수 있다. 덧붙여, 도면에 개시되어 있지는 않지만, 도 2e에 도시된 바와 같이, 전극부(345) 상부에 데이터 저장부를 형성할 수도 있다.
이후, 도 3e에 도시된 바와 같이, 상기 결과물에서 희생절연막(325)을 딥 아웃(Dip out)한다. 이후, 상기 결과물의 상부 표면을 따라 스페이서 질화 물질(350)을 형성한다.
이후, 도 3f에 도시된 바와 같이, 상기 스페이서 질화 물질(350)과 함께 상기 액티브 필라 패턴(335) 외주로부터 지정된 거리만큼 이격된 부분의 게이트 전극 물질(320)을 리세스(recess)한다.
이후, 도 3g에 도시된 바와 같이, 상기 결과물 상부에 셀간 분리를 위한 절연막(355)을 일정높이만큼 형성하고, 상기 절연막(355) 상부에 희생막(360)을 형성한다. 이때, 절연막(355)은, 예를 들어, 질화막(Nitride)일 수 있고, 희생막(360)은, 예를 들어, SOD(Spin On Dielectric)일 수 있다.
이후, 도 3h에 도시된 바와 같이, 상기 절연막(355)이 평탄해지도록 상기 절연막(355)의 일부와 희생막(360)을 CMP한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
310: 반도체 기판 315: 제1게이트 절연막
320: 게이트 전극 물질 330: 제2게이트 절연막
335: 필라 패턴 340: 콘택부
345: 전극부 350: 스페이서 질화 물질
355: 절연막 360: 희생막

Claims (30)

  1. 반도체 기판 상에 게이트 전극 물질과 희생절연막을 순차적으로 적층하는 단계;
    상기 게이트 전극 물질과 상기 희생절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계;
    상기 홀의 내부 측벽에 게이트 절연막을 형성하는 단계;
    상기 홀이 매립되도록 필라 패턴을 형성하는 단계;
    상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계;
    상기 희생절연막을 제거한 후 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계; 및
    상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 스페이서 질화 물질과 상기 게이트 전극 물질을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 상기 액티브 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 필라 패턴은 에피택셜 성장 방법으로 형성되는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 물질의 측벽에 대응하여 형성되는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 스페이서 질화 물질과 상기 게이트 전극 물질의 일부를 제거하는 단계 이후에,
    상기 결과물 상부에 절연막을 형성하는 단계;
    상기 절연막 상부에 희생막을 형성하는 단계; 및
    상기 절연막의 일부와 상기 희생막을 평탄화하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  6. 반도체 기판 상에 게이트 전극 물질과 절연막을 순차적으로 적층하는 단계;
    상기 게이트 전극 물질과 상기 절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계;
    상기 홀의 내부 측벽에 게이트 절연막을 형성하는 단계;
    상기 홀이 매립되도록 필라 패턴을 형성하는 단계;
    상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계;
    상기 전극부를 일정높이만큼 리세스한 후, 상기 홀이 매립되도록 데이터 저장부를 형성하는 단계; 및
    상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 게이트 전극 물질을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 반도체 기판은 상기 액티브 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 필라 패턴은 에피택셜 성장 방법으로 형성되는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 물질의 측벽에 대응하여 형성되는
    반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 데이터 저장부를 형성하는 단계 이후에,
    상기 게이트 전극 물질의 상부 표면이 노출되도록 상기 절연막을 제거하는 단계; 및
    상기 게이트 전극 물질 상부 표면과 상기 필라 패턴, 상기 콘택부, 상기 전극부 및 상기 데이터 저장부가 차례로 적층된 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 게이트 전극 물질을 제거하는 단계에서는 상기 스페이서 질화 물질도 지정된 거리만큼 제거하는 반도체 소자의 제조방법.
  12. 제10항에 있어서,
    상기 데이터 저장부는 상변화 물질, 전이금속 산화물, 페로브스카이트 및 폴리머 중 어느 하나인 반도체 소자의 제조방법.
  13. 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 반도체 기판;
    상기 반도체 기판 상부에 상부 방향으로 연장된 복수 개의 필라 패턴;
    상기 필라 패턴의 외부 측벽에 일정 높이만큼 형성되는 게이트 전극 물질;
    상기 게이트 전극 물질과 상기 필라 패턴 사이에 일자형으로 형성되는 게이트 절연막; 및
    상기 게이트 전극 물질 상부에 상기 필라 패턴을 감싸는 형상으로 형성되는 스페이서 질화 물질;
    을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 반도체 기판에 임플란트되는 이온은 질소 이온인 반도체 소자.
  15. 제14항에 있어서,
    상기 필라 패턴은 에피택셜 성장 방법으로 형성되는 반도체 소자.
  16. 제15항에 있어서,
    상기 필라 패턴 상부에 형성되는 콘택부; 및
    상기 콘택부 상부에 형성되는 전극부;
    를 더 포함하는 수직 반도체 소자.
  17. 제15항에 있어서,
    상기 필라 패턴 상부에 형성되는 콘택부;
    상기 콘택부 상부에 형성되는 전극부; 및
    상기 전극부 상부에 형성되는 데이터 저장부;
    를 더 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 데이터 저장부는 상변화 물질, 전이금속 산화물, 페로브스카이트 및 폴리머 중 어느 하나인 반도체 소자.
  19. 반도체 기판 상에 제1게이트 절연막을 형성하는 단계;
    상기 제1게이트 절연막 상부에 게이트 전극 물질과 희생절연막을 순차적으로 적층하는 단계;
    상기 제1게이트 절연막, 상기 게이트 전극 물질 및 상기 희생절연막을 패터닝하여 상기 반도체 기판의 표면이 노출되도록 하는 홀을 형성하는 단계;
    상기 홀의 내부 측벽에 제2게이트 절연막을 형성하는 단계;
    상기 홀이 매립되도록 필라 패턴을 형성하는 단계;
    상기 필라 패턴을 일정높이만큼 리세스한 후, 리세스된 필라 패턴 상부에 콘택부와 전극부를 순차적으로 형성하는 단계;
    상기 희생절연막을 제거한 후 결과물의 표면을 따라 스페이서 질화 물질을 형성하는 단계; 및
    상기 필라 패턴 외주로부터 지정된 거리만큼 이격된 부분의 상기 스페이서 질화 물질과 상기 게이트 전극 물질을 제거하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 반도체 기판은 상기 액티브 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제20항에 있어서,
    상기 필라 패턴은 에피택셜 성장 방법으로 형성되는 반도체 소자의 제조방법.
  22. 제21항에 있어서,
    상기 제1게이트 절연막은 상기 제2게이트 절연막은 동일 물질로 이루어지는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 필라 패턴을 리세스하는 단계에서,
    리세스는 X 방향 또는 Y 방향 중 어느 하나의 라인 방향으로 이루어지는 반도체 소자의 제조방법.
  24. 제23항에 있어서, 상기 스페이서 질화 물질과 상기 게이트 전극 물질의 일부를 제거하는 단계 이후에,
    상기 결과물 상부에 절연막을 형성하는 단계;
    상기 절연막 상부에 희생막을 형성하는 단계; 및
    상기 절연막의 일부와 상기 희생막을 평탄화하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  25. 필라 패턴의 쓰러짐을 방지하기 위한 이온이 임플란트된 반도체 기판;
    상기 반도체 기판 상부에 상부 방향으로 연장된 복수 개의 필라 패턴;
    상기 필라 패턴의 외부 측벽에 일정 높이만큼 형성되는 제1게이트 절연막;
    상기 제1게이트 절연막 상부에 일정 높이만큼 형성되는 게이트 전극 물질;
    상기 제1게이트 절연막 및 상기 게이트 전극 물질과 상기 필라 패턴 사이에 일자형으로 형성되는 제2게이트 절연막; 및
    상기 게이트 전극 물질 상부에 상기 필라 패턴을 감싸는 형상으로 형성되는 스페이서 질화 물질;
    을 포함하는 반도체 소자.
  26. 제25항에 있어서,
    상기 반도체 기판에 임플란트되는 이온은 질소 이온인 반도체 소자.
  27. 제26항에 있어서,
    상기 필라 패턴은 에피택셜 성장 방법으로 형성되는 반도체 소자.
  28. 제27항에 있어서,
    상기 제1게이트 절연막과 상기 제2게이트 절연막은 동일 물질로 이루어지는 반도체 소자.
  29. 제28항에 있어서,
    상기 필라 패턴 상부에 형성되는 콘택부; 및
    상기 콘택부 상부에 형성되는 전극부;
    를 더 포함하는 수직 채널 트랜지스터를 갖는 반도체 소자.
  30. 제28항에 있어서,
    상기 필라 패턴 상부에 형성되는 콘택부;
    상기 콘택부 상부에 형성되는 전극부; 및
    상기 전극부 상부에 형성되는 데이터 저장부;
    를 더 포함하는 수직 채널 트랜지스터를 갖는 반도체 소자.
KR20130116514A 2013-09-30 2013-09-30 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법 KR20150037168A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR20130116514A KR20150037168A (ko) 2013-09-30 2013-09-30 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법
US14/157,255 US8975689B1 (en) 2013-09-30 2014-01-16 Semiconductor apparatus having vertical channel transistor and method of fabricating the same
TW103120935A TWI612585B (zh) 2013-09-30 2014-06-17 具有垂直通道電晶體的半導體裝置及其製作方法
CN201410332054.8A CN104517854B (zh) 2013-09-30 2014-07-11 具有垂直沟道晶体管的半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130116514A KR20150037168A (ko) 2013-09-30 2013-09-30 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20150037168A true KR20150037168A (ko) 2015-04-08

Family

ID=52597803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130116514A KR20150037168A (ko) 2013-09-30 2013-09-30 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법

Country Status (4)

Country Link
US (1) US8975689B1 (ko)
KR (1) KR20150037168A (ko)
CN (1) CN104517854B (ko)
TW (1) TWI612585B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
JP6794706B2 (ja) * 2015-10-23 2020-12-02 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
KR102472673B1 (ko) * 2016-03-21 2022-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9870957B2 (en) 2016-06-16 2018-01-16 Samsung Electronics Co., Ltd. Vertical fin field effect transistor (V-FinFET), semiconductor device having V-FinFET and method of fabricating V-FinFET
CN106298372A (zh) * 2016-09-07 2017-01-04 中国科学院微电子研究所 一种微纳机电开关及其制造方法
JP7045974B2 (ja) * 2018-11-14 2022-04-01 東京エレクトロン株式会社 デバイスの製造方法
KR20230009206A (ko) * 2021-07-08 2023-01-17 삼성전자주식회사 반도체 소자
US20240114807A1 (en) * 2022-09-30 2024-04-04 International Business Machines Corporation Heater for phase change material memory cell

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994710B1 (ko) * 2007-12-21 2010-11-17 주식회사 하이닉스반도체 수직채널트랜지스터의 제조 방법
KR101094377B1 (ko) 2008-04-04 2011-12-15 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20100008557A (ko) 2008-07-16 2010-01-26 주식회사 하이닉스반도체 폴리메탈게이트를 구비한 반도체장치 제조 방법
KR101559063B1 (ko) * 2009-02-02 2015-10-08 삼성전자주식회사 반도체 소자의 제조 방법
WO2011031749A2 (en) * 2009-09-08 2011-03-17 The Regents Of The University Of California Dram cell utilizing a doubly gated vertical channel
KR20110102738A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법

Also Published As

Publication number Publication date
US20150090951A1 (en) 2015-04-02
TWI612585B (zh) 2018-01-21
CN104517854A (zh) 2015-04-15
TW201513230A (zh) 2015-04-01
CN104517854B (zh) 2019-04-12
US8975689B1 (en) 2015-03-10

Similar Documents

Publication Publication Date Title
US10879254B2 (en) Three-dimensional memory devices having through array contacts and methods for forming the same
KR102238951B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US7935598B2 (en) Vertical channel transistor and method of fabricating the same
KR20150037168A (ko) 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
US7615817B2 (en) Methods of manufacturing semiconductor devices and semiconductor devices manufactured using such a method
CN105390542B (zh) 具有旁路栅极的半导体器件及其制备方法
CN205452286U (zh) 集成电路
US8558306B2 (en) Semiconductor device and method of manufacturing the same
KR20170087803A (ko) 확장된 셀 접촉 면적을 가지는 반도체 메모리 장치 및 그 제조 방법
KR102242963B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US20180301412A1 (en) Construction Of Integrated Circuitry And A Method Of Forming An Elevationally-Extending Conductor Laterally Between A Pair Of Structures
US8956961B2 (en) Semiconductor device and method for making the same
US9034745B2 (en) Semiconductor device and method for manufacturing the same
CN108573971B (zh) 半导体存储器结构
US20110263089A1 (en) Method for fabricating semiconductor device
US20190181222A1 (en) Semiconductor memory structure and method for preparing the same
US9768176B2 (en) Semiconductor device and method for forming the same
KR101159985B1 (ko) 반도체 소자 및 그 제조 방법
US9231066B2 (en) Semiconductor device having vertical channel
US20090121262A1 (en) Semiconductor device capable of improving contact resistance and method for manufacturing the same
CN107731784B (zh) 一种半导体器件反熔丝结构及其制备方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid